**关于DDR的个人总结**

说在前面

这篇文章是个人学习工作中关于DDR的总结，此处讲的DDR是指单片的DDR颗粒，不是指电脑的内存条，在这里分享只为自己总结和加深记忆，部分内容是从网络摘抄。如有不准确的地方，烦请指出，共同学习。

DDR的更新换代

目前DDR已经有5代，从DDR1~DDR5，DDR3个厂商已逐渐停产，DDR4逐步取代DDR3,有的手机厂商甚至已开始使用刚诞生没多久的DDR5。

相关定义

我们首先要把内存的核心频率、时钟频率和数据频率的定义以及之间的关系搞清楚。
核心频率：为内存Cell阵列(即内部电容)的刷新频率
时钟频率：I/O Buffer（输入/输出缓冲）的传输频率（I/O频率或工作频率）
等效频率：指数据传送的频率（即数据频率）
关系：
工作频率=核心频率×n/2；等效频率=工作频率×2（此处的2即DDR在上升下降沿都读写的原因）；

DDR	核心频率M/Hz	预取n	时钟频率M/Hz	等效频率M/Hz	带宽
DDR 266	133	2	133	266
DDR2 533	133	4	266	533
DDR3 1066	133	8	533	1066
DDR4 2133	133	8	1066	2133
DDR 333	166	2	166	333
DDR2 667	166	4	333	667
DDR3 1333	166	8	667	1333
DDR4 2666	166	8	1333	2666
DDR 400	200	2	200	400
DDR2 800	200	4	400	800
DDR3 1600	200	8	800	1600
DDR4 3200	200	8	1600	3200

从1~5DDR的核心频率没有多大的进步，频率一直在133MHz-200MHz之间徘徊，这是因为电容的刷新频率受制于制造工艺而很难取得突破（颗粒物理上原因）。但是内存的频率却一直在成倍增加，这因为采用了预取的技术。
预取针对的是连续地址的存储，当数据不连续时，预取就没有作用了。

但是DDR4与DDR3一样是8位预取，为什么频率增加了一倍呢？因为DDR4采用了与GDDR5（显存）类似的方式，即Bank Group。（数据预取的增加变得更为困难）至于怎么会使速度翻倍，查阅资料，但没看懂。跟内部的结构有关。

相关计算

容量：就是内存容量大小。Mb
位宽：指的是单片的数据宽度（不是地址），一般是8或16位。
通道数：使用的DDR数量。比如CPU是32位，就需要2片16位或4片8位的DDR。
带宽：理论最大数据传输速率。MB/s

带宽=等效工作频率×通道数×通道位宽÷8
容量= 行地址×列地址×bank×位宽

DDR的硬件相关

DDR 颗粒结构

DDR内颗粒就像一个EXCELL表格，每页是一个Bank，每个格就是一个cell，每个cell都有唯一的行和列（地址）。如下图.。参考此文。DDR SDRAM的内部结构Cell Structure
写0
1—首先将位线B0拉低
2—然后将W0拉高，打开FET，Cbit通过B0放电置GND
3—拉低W0，完成写入0
写1
1—首先将位线B0拉高
2—然后将W0拉高，打开FET，Cbit通过B0充电至VCC
3—拉低W0，完成写入1

DDR 电平(SSTL标准)

从引脚上看，DDR大多是单端信号，但本质上却都属于差分对。SSTL电平实现机制在于将普通信号与参考电平Vref组成差分对，信号逻辑状态参考电平位Vref，而不再是GND，高电平逻辑和低电平逻辑相对参考电平对称分布，有利于噪声裕量的提高和电压摆幅的减小。

类别	VDDQ
DDR1	2.5V
DDR2	1.8V
DDR3	1.5V
DDR4	1.2V

每代电平都减小，有利于电容充放电时间减少，同时也降低功耗。Vref和VTT是VDD的一半。
设计中，经常利用一个电源芯片同时输出VTT和Vref两种电源，而Vref，在轻负载的情况下，可以直接通过电阻分压得到。因Vref是参考电平，对于它的纹波和干扰要求稍高。

DDR ODT/VTT

对VTT，除了差分时钟外，DDR的其他信号都将终结与VTT。有增加驱动力和吸收反射等作用。
所有信号都需要上拉到VTT的设计，极大地耗费了PCB的面积。同时数据信号为双向信号，读和写时，对匹配电阻的位置有不同的要求，因此不能兼顾两个方向。
DDR2开始通过ODT技术，将许多外部的匹配电阻移到芯片的内部，节省PCB面积。另外，ODT技术允许控制器配置DDR2的内部寄存器，以达到通过控制ODT信号，实现对匹配电阻的阻值及其开关状态控制（ODT脚）的目的（写时开，读时关），从而实现了读写操作时最佳的信号完整性。
需要注意的是ODT只对DQ,DQS,DQM等实现了内部匹配，ACC信号等仍需要外部的匹配端接。

DDR的拓扑结构

T型拓扑与Fly by（菊花链）拓扑

信号频率低于800MHz的情况下，上面两种拓扑结构均能满足系统性能需要。
但是当信号速率到达1000MHz甚至更高，T型拓扑结构就不能满足性能需要。
原因就在于T型拓扑结构过长的支路走线长度，在不添加终端电阻的情况下很难和主干道实现阻抗匹配，而为了实现各个支路的阻抗匹配添加终端电阻，又加大了电路设计的工作量和成本，是我们不愿意看到的。
FLY BY拓扑结构的主要优势是支路走线短，可以有效削弱支路信号反射对主干信号的干扰。但是因为线长增加，有可能会导致驱动能力不够。
颗粒比较少情况，建议使用T拓扑；相对于Fly-by，T拓扑会使信号的过冲更小，信号质量更稳定。
通常DDR2使用和速率要求不高的DDR3使用T型拓扑结构。菊花链拓扑结构主要在DDR3/DDR4中使用。

预留（CPU与DDR的匹配）

CPU带宽应等于或小于内存带宽