FPGA------------ SRIO通信（1）发送

一、系统结构

        分为四个模块。外部控制单元，SWR_fifo，AXI_fifo，SRIO IP核。之间的主要连线关系如图所示。

 

二、外部控制单元。

        此单元用来产生需要发送的数据data以及写使能信号wen。主要产生的过程比较简单。这里发送720*576byte的数据，由于SRIO是64bit的数据  因此，将数据进行组合发送，共发送64bit的数据个数为 720*576/8 = 51480

always @(posedge sys_clk)
    begin
	if (~sys_rstn) 
	    begin
		k7_srio_dma_wren <= 1'b0;
		cnt_data	 <= 16'd0;
	    end 
	else 
	    begin
		if ((cnt_40ms >= 24'd1) && (cnt_40ms <= 24'd51840)) 
		    begin		// 720x576=414720 byte
			k7_srio_dma_wren	<= 1'b1;
			cnt_data		<= cnt_data + 1; //发送的数据++
		    end 
		else 
		    begin
			k7_srio_dma_wren <= 1'b0;