Vivado学习（1）：建立工程，源文件，仿真文件

最近开始学习FPGA及其编程，使用的工具是vivado 2017.4，在下面我就vivado2017.4的使用写了这篇文章。

大致步骤如下：

1. 建立工程
2. 添加Verilog设计文件
3. 添加Verilog仿真文件

详细步骤如下：

1、建立工程

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打开vivado2017.4，在Quick Start里面选择Create Project建立新的工程

点击Next

                          

将工程文件放置在合适的文件夹，并进行相应的命名

               

建立RTL Project，并勾选下面的选择，可以避免现在添加源文件

                    

根据自己的开发板选择器件型号，可以直接通过型号进行搜索，本校使用的Basys3开发板上的芯片型号为xc7a35tcpg236-1。也可以随便选择一个型号，后面有需要的时候在进行相应的修改。

                           

工程建立完毕，可以看到相应的信息如下：

                      

2、添加Verilog设计文件

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在Project manager窗口中点击“+”，后鼠标右键点击Design Sources

选择第二项，点击“next”

点击“create file”，并在弹框中填写文件名字

点击finish

输入输出端口可以稍后填写，直接点击“OK”

             

源文件创建完毕

3、添加Verilog仿真文件

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按照添加源文件的方法，添加仿真文件，选择第三项即可