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vivado mig IP的仿真

FPGA开源工作室将通过五篇文章来给大家讲解xilinx FPGA 使用mig IP对DDR3的读写控制，旨在让大家更快的学习和应用DDR3。

本实验和工程基于Digilent的Arty Artix-35T FPGA开发板完成。

软件使用Vivado 2018.1。

参考工程：ddr3_sim。

第一篇：DDR3和mig的介绍

第二篇：mig IP的创建

第三篇：mig IP用户读写时序

第四篇：mig IP的仿真

第五篇：mig读写时序下板实现

1快速仿真

1>①ddr3_ip->②Open IP Example Design

2>选择ddr3仿真生成的路径。

3>DDR3自带仿真工程生成完毕。

4>①Run Simulation ->②Run Behavioral Simulation。

5>等待10几分钟左右仿真完成。

6>仿真完成查看波形。

对于xiinx官方自带的DDR3仿真的例子大家可以参看UG586

（https://china.xilinx.com/support/documentation/ip_documentation/mig_7series/v4_2/ug586_7Series_MIS.pdf）。

2仿真

目标：对DDR3的8个bank从0 bank开始对每个bank写入0-99，然后依次读出，循环读写。

修改example_top模块如下所示：

`timescale 1ps/1ps
`define CMD_WR 3'b000
`define CMD_RD 3'b001
module example_top
(
// Inouts
inout [15:0] ddr3_dq,
inout [1:0] ddr3_dqs_n,
inout [1:0] ddr3_dqs_p,
// Outputs
output [13:0] ddr3_addr,
output [2:0] ddr3_ba,
output ddr3_ras_n,
output ddr3_cas_n,
output ddr3_we_n,
output ddr3_reset_n,
output [0:0] ddr3_ck_p,
output [0:0] ddr3_ck_n,
output [0:0] ddr3_cke,
output [0:0] ddr3_cs_n,
output [1:0] ddr3_dm,
output [0:0] ddr3_odt,
// Inputs
// Single-ended system clock
input sys_clk_i,
// Single-ended iodelayctrl clk (reference clock)
input clk_ref_i,
output tg_compare_error,
output init_calib_complete,
// System reset - Default polarity of sys_rst pin is Active Low.
// System reset polarity will change based on the option
// selected in GUI.
input sys_rst
);
//***************************************************************************
parameter IDLE = 5'd0,
WR1 = 5'd1,
WR2 = 5'd2,
WR3 = 5'd3,
WR4 = 5'd4,
WR5 = 5'd5,
WR6 = 5'd6,
WR7 = 5'd7,
WR8 = 5'd8,
RD1 = 5'd9,
RD2 = 5'd10,
RD3 = 5'd11,
RD4 = 5'd12,
RD5 = 5'd13,
RD6 = 5'd14,
RD7 = 5'd15,
RD8 = 5'd16;
// user interface signals
wire [27:0] app_addr;//i
reg [2:0] app_cmd;//i
wire app_en;//i
reg [127:0] app_wdf_data;//i
wire app_wdf_end;//i
wire [15:0] app_wdf_mask;//i
wire app_wdf_wren;//i
wire [127:0] app_rd_data;
wire app_rd_data_end;
wire app_rd_data_valid;
wire app_rdy;
wire app_wdf_rdy;
wire app_sr_req;//i
wire app_ref_req;//i
wire app_zq_req;//i
wire app_sr_active;
wire app_ref_ack;
wire app_zq_ack;
wire ui_clk;
wire ui_clk_sync_rst;
//wire init_calib_complete;
wire sys_rst_n;//i
reg [4:0] cstate,nstate;
//wire [27:0] wr_addr;//i bank row column [2:0] [13:0] [9:0]
//wire [27:0] rd_addr;//i bank row column [2:0] [13:0] [9:0]
wire wr1_done;
wire wr2_done;
wire wr3_done;
wire wr4_done;
wire wr5_done;
wire wr6_done;
wire wr7_done;
wire wr8_done;
wire rd1_done;
wire rd2_done;
wire rd3_done;
wire rd4_done;
wire rd5_done;
wire rd6_done;
wire rd7_done;
wire rd8_done;
reg [2:0] bank;
reg [23:0] addr;
assign app_addr ={1'b0,bank,addr};
assign app_sr_req = 1'b0;
assign app_ref_req = 1'b0;
assign app_zq_req = 1'b0;
//assign app_addr = (app_cmd ==`CMD_WR && app_en == 1'b1)?wr_addr:rd_addr;
assign app_wdf_mask = 16'h0000;
assign app_wdf_end = app_wdf_wren;
assign wr1_done = (app_cmd ==`CMD_WR && addr == 28'd800 && bank == 3'b000) ? 1'b1:1'b0;
assign wr2_done = (app_cmd ==`CMD_WR && addr == 28'd800 && bank == 3'b001) ? 1'b1:1'b0;
assign wr3_done = (app_cmd ==`CMD_WR && addr == 28'd800 && bank == 3'b010) ? 1'b1:1'b0;
assign wr4_done = (app_cmd ==`CMD_WR && addr == 28'd800 && bank == 3'b011) ? 1'b1:1'b0;
assign wr5_done = (app_cmd ==`CMD_WR && addr == 28'd800 && bank == 3'b100) ? 1'b1:1'b0;
assign wr6_done = (app_cmd ==`CMD_WR && addr == 28'd800 && bank == 3'b101) ? 1'b1:1'b0;
assign wr7_done = (app_cmd ==`CMD_WR && addr == 28'd800 && bank == 3'b110) ? 1'b1:1'b0;
assign wr8_done = (app_cmd ==`CMD_WR && addr == 28'd800 && bank == 3'b111) ? 1'b1:1'b0;
assign rd1_done = (cstate == RD1 && app_cmd ==`CMD_RD && addr == 28'd800) ? 1'b1:1'b0;
assign rd2_done = (cstate == RD2 && app_cmd ==`CMD_RD && addr == 28'd800) ? 1'b1:1'b0;
assign rd3_done = (cstate == RD3 && app_cmd ==`CMD_RD && addr == 28'd800) ? 1'b1:1'b0;
assign rd4_done = (cstate == RD4 && app_cmd ==`CMD_RD && addr == 28'd800) ? 1'b1:1'b0;
assign rd5_done = (cstate == RD5 && app_cmd ==`CMD_RD && addr == 28'd800) ? 1'b1:1'b0;
assign rd6_done = (cstate == RD6 && app_cmd ==`CMD_RD && addr == 28'd800) ? 1'b1:1'b0;
assign rd7_done = (cstate == RD7 && app_cmd ==`CMD_RD && addr == 28'd800) ? 1'b1:1'b0;
assign rd8_done = (cstate == RD8 && app_cmd ==`CMD_RD && addr == 28'd800) ? 1'b1:1'b0;
assign done_flag = (cstate == DONE)?1'b1:1'b0;
assign app_en =(((cstate == WR1 ||cstate == WR2 ||cstate == WR3 ||cstate == WR4 ||cstate == WR5 ||cstate == WR6 ||cstate == WR7 ||cstate == WR8)&& app_wdf_rdy == 1'b1&&app_rdy == 1'b1)||((cstate == RD1 ||cstate == RD2 ||cstate == RD3 ||cstate == RD4 ||cstate == RD5 ||cstate == RD6 ||cstate == RD7 ||cstate == RD8)&& app_rdy == 1'b1)&&((!wr1_done)||(!wr2_done)||(!wr3_done)||(!wr4_done)||(!wr5_done)||(!wr6_done)||(!wr7_done)||(!wr8_done)||(!rd1_done)||(!rd2_done)||(!rd3_done)||(!rd4_done)||(!rd5_done)||(!rd6_done)||(!rd7_done)||(!rd8_done)))?1'b1:1'b0;
assign app_wdf_wren =(((cstate == WR1 ||cstate == WR2 ||cstate == WR3 ||cstate == WR4 ||cstate == WR5 ||cstate == WR6 ||cstate == WR7 ||cstate == WR8) && app_wdf_rdy == 1'b1&&app_rdy == 1'b1)&&((!wr1_done)||(!wr2_done)||(!wr3_done)||(!wr4_done)||(!wr5_done)||(!wr6_done)||(!wr7_done)||(!wr8_done)))?1'b1:1'b0;
always @(posedge ui_clk or posedge ui_clk_sync_rst) begin
if(ui_clk_sync_rst == 1'b1)
cstate <= IDLE;
else
cstate <= nstate;
end
always @(*) begin
nstate = IDLE;
case(cstate)
IDLE:begin
if(init_calib_complete == 1'b1)
nstate = WR1;
else
nstate = IDLE;
end
WR1:begin
if(wr1_done == 1'b1)
nstate = WR2;
else
nstate = WR1;
end
WR2:begin
if(wr2_done == 1'b1)
nstate = WR3;
else
nstate = WR2;
end
WR3:begin
if(wr3_done == 1'b1)
nstate = WR4;
else
nstate = WR3;
end
WR4:begin
if(wr4_done == 1'b1)
nstate = WR5;
else
nstate = WR4;
end
WR5:begin
if(wr5_done == 1'b1)
nstate = WR6;
else
nstate = WR5;
end
WR6:begin
if(wr6_done == 1'b1)
nstate = WR7;
else
nstate = WR6;
end
WR7:begin
if(wr7_done == 1'b1)
nstate = WR8;
else
nstate = WR7;
end
WR8:begin
if(wr8_done == 1'b1)
nstate = RD1;
else
nstate = WR8;
end
RD1:begin
if(rd1_done == 1'b1)
nstate = RD2;
else
nstate = RD1;
end
RD2:begin
if(rd2_done == 1'b1)
nstate = RD3;
else
nstate = RD2;
end
RD3:begin
if(rd3_done == 1'b1)
nstate = RD4;
else
nstate = RD3;
end
RD4:begin
if(rd4_done == 1'b1)
nstate = RD5;
else
nstate = RD4;
end
RD5:begin
if(rd5_done == 1'b1)
nstate = RD6;
else
nstate = RD5;
end
RD6:begin
if(rd6_done == 1'b1)
nstate = RD7;
else
nstate = RD6;
end
RD7:begin
if(rd7_done == 1'b1)
nstate = RD8;
else
nstate = RD7;
end
RD8:begin
if(rd8_done == 1'b1)
nstate = WR1;
else
nstate = RD8;
end
endcase
end
always @(posedge ui_clk or posedge ui_clk_sync_rst) begin
if(ui_clk_sync_rst == 1'b1) begin
app_cmd <= `CMD_WR;
app_wdf_data <= 128'b0;
bank <= 3'b000;
addr <=24'b0;
end
else
case(cstate)
WR1:begin
app_cmd <= `CMD_WR;
bank <= 3'b000;
if(wr1_done == 1'b1) begin
addr <=24'b0;
app_wdf_data <= 128'b0;
end
else if(app_wdf_rdy == 1'b1&&app_rdy == 1'b1) begin
addr <= addr +8;
app_wdf_data <= app_wdf_data +1;
end
else begin
addr <= addr;
app_wdf_data <= app_wdf_data;
end
end
WR2:begin
app_cmd <= `CMD_WR;
bank <= 3'b001;
if(wr2_done == 1'b1) begin
addr <=24'b0;
app_wdf_data <= 128'b0;
end
else if(app_wdf_rdy == 1'b1&&app_rdy == 1'b1) begin
addr <= addr +8;
app_wdf_data <= app_wdf_data +1;
end
else begin
addr <= addr;
app_wdf_data <= app_wdf_data;
end
end
WR3:begin
app_cmd <= `CMD_WR;
bank <= 3'b010;
if(wr3_done == 1'b1) begin
addr <=24'b0;
app_wdf_data <= 128'b0;
end
else if(app_wdf_rdy == 1'b1&&app_rdy == 1'b1) begin
addr <= addr +8;
app_wdf_data <= app_wdf_data +1;
end
else begin
addr <= addr;
app_wdf_data <= app_wdf_data;
end
end
WR4:begin
app_cmd <= `CMD_WR;
bank <= 3'b011;
if(wr4_done == 1'b1) begin
addr <=24'b0;
app_wdf_data <= 128'b0;
end
else if(app_wdf_rdy == 1'b1&&app_rdy == 1'b1) begin
addr <= addr +8;
app_wdf_data <= app_wdf_data +1;
end
else begin
addr <= addr;
app_wdf_data <= app_wdf_data;
end
end
WR5:begin
app_cmd <= `CMD_WR;
bank <= 3'b100;
if(wr5_done == 1'b1) begin
addr <=24'b0;
app_wdf_data <= 128'b0;
end
else if(app_wdf_rdy == 1'b1&&app_rdy == 1'b1) begin

addr <= addr +8;
app_wdf_data <= app_wdf_data +1;
end
else begin
addr <= addr;
app_wdf_data <= app_wdf_data;
end
end
WR6:begin
app_cmd <= `CMD_WR;
bank <= 3'b101;
if(wr6_done == 1'b1) begin
addr <=24'b0;
app_wdf_data <= 128'b0;
end
else if(app_wdf_rdy == 1'b1&&app_rdy == 1'b1) begin
addr <= addr +8;
app_wdf_data <= app_wdf_data +1;
end
else begin
addr <= addr;
app_wdf_data <= app_wdf_data;
end
end
WR7:begin
app_cmd <= `CMD_WR;
bank <= 3'b110;
if(wr7_done == 1'b1) begin
addr <=24'b0;
app_wdf_data <= 128'b0;
end
else if(app_wdf_rdy == 1'b1&&app_rdy == 1'b1) begin
addr <= addr +8;
app_wdf_data <= app_wdf_data +1;
end
else begin
addr <= addr;
app_wdf_data <= app_wdf_data;
end
end
WR8:begin
app_cmd <= `CMD_WR;
bank <= 3'b111;
if(wr8_done == 1'b1) begin
addr <=24'b0;
app_wdf_data <= 128'b0;
end
else if(app_wdf_rdy == 1'b1&&app_rdy == 1'b1) begin
addr <= addr +8;
app_wdf_data <= app_wdf_data +1;
end
else begin
addr <= addr;
app_wdf_data <= app_wdf_data;
end
end
RD1:begin
app_cmd <= `CMD_RD;
bank <= 3'b000;
if(rd1_done == 1'b1) begin
addr <= 24'b0;
end
else if(app_rdy == 1'b1)begin
addr <= addr+8;
end
else begin
addr <= addr;
end
end
RD2:begin
app_cmd <= `CMD_RD;
bank <= 3'b001;
if(rd2_done == 1'b1) begin
addr <= 24'b0;
end
else if(app_rdy == 1'b1)begin
addr <= addr+8;
end
else begin
addr <= addr;
end
end
RD3:begin
app_cmd <= `CMD_RD;
bank <= 3'b010;
if(rd3_done == 1'b1) begin
addr <= 24'b0;
end
else if(app_rdy == 1'b1)begin
addr <= addr+8;
end
else begin
addr <= addr;
end
end
RD4:begin
app_cmd <= `CMD_RD;
bank <= 3'b011;
if(rd4_done == 1'b1) begin
addr <= 24'b0;
end
else if(app_rdy == 1'b1)begin
addr <= addr+8;
end
else begin
addr <= addr;
end
end
RD5:begin
app_cmd <= `CMD_RD;
bank <= 3'b100;
if(rd5_done == 1'b1) begin
addr <= 24'b0;
end
else if(app_rdy == 1'b1)begin
addr <= addr+8;
end
else begin
addr <= addr;
end
end
RD6:begin
app_cmd <= `CMD_RD;
bank <= 3'b101;
if(rd6_done == 1'b1) begin
addr <= 24'b0;
end
else if(app_rdy == 1'b1)begin
addr <= addr+8;
end
else begin
addr <= addr;
end
end
RD7:begin
app_cmd <= `CMD_RD;
bank <= 3'b110;
if(rd7_done == 1'b1) begin
addr <= 24'b0;
end
else if(app_rdy == 1'b1)begin
addr <= addr+8;
end
else begin
addr <= addr;
end
end
RD8:begin
app_cmd <= `CMD_RD;
bank <= 3'b111;
if(rd8_done == 1'b1) begin
addr <= 24'b0;
end
else if(app_rdy == 1'b1)begin
addr <= addr+8;
end
else begin
addr <= addr;
end
end
DONE:begin
bank <= 3'b000;
addr <=24'b0;
app_cmd <= `CMD_WR;
app_wdf_data <= 128'b0;
end
endcase
end
//***************************************************************************
// Start of User Design top instance
//***************************************************************************
// The User design is instantiated below. The memory interface ports are
// connected to the top-level and the application interface ports are
// connected to the traffic generator module. This provides a reference
// for connecting the memory controller to system.
//***************************************************************************
ddr3_ip u_ddr3_ip
(
// Memory interface ports
.ddr3_addr (ddr3_addr),
.ddr3_ba (ddr3_ba),
.ddr3_cas_n (ddr3_cas_n),
.ddr3_ck_n (ddr3_ck_n),
.ddr3_ck_p (ddr3_ck_p),
.ddr3_cke (ddr3_cke),
.ddr3_ras_n (ddr3_ras_n),
.ddr3_we_n (ddr3_we_n),
.ddr3_dq (ddr3_dq),
.ddr3_dqs_n (ddr3_dqs_n),
.ddr3_dqs_p (ddr3_dqs_p),
.ddr3_reset_n (ddr3_reset_n),
.init_calib_complete (init_calib_complete),
.ddr3_cs_n (ddr3_cs_n),
.ddr3_dm (ddr3_dm),
.ddr3_odt (ddr3_odt),
// Application interface ports
.app_addr (app_addr),
.app_cmd (app_cmd),
.app_en (app_en),
.app_wdf_data (app_wdf_data),
.app_wdf_end (app_wdf_end),
.app_wdf_wren (app_wdf_wren),
.app_rd_data (app_rd_data),
.app_rd_data_end (app_rd_data_end),
.app_rd_data_valid (app_rd_data_valid),
.app_rdy (app_rdy),
.app_wdf_rdy (app_wdf_rdy),
.app_sr_req (app_sr_req),
.app_ref_req (app_ref_req),
.app_zq_req (app_zq_req),
.app_sr_active (app_sr_active),
.app_ref_ack (app_ref_ack),
.app_zq_ack (app_zq_ack),
.ui_clk (ui_clk),
.ui_clk_sync_rst (ui_clk_sync_rst),
.app_wdf_mask (app_wdf_mask),
// System Clock Ports
.sys_clk_i (sys_clk_i),
// Reference Clock Ports
.clk_ref_i (clk_ref_i),
.sys_rst (sys_rst)
);
// End of User Design top instance
endmodule

如上图所示，app_cmd信号在①处为写ddr3命令，从bank0写到bank7。②处为ddr3读命令，从bank0读到bank7。

如图红框所示，我们采用写时序第一种情况（具体参看《第三篇：mig IP用户读写时序》）。地址每次加8，数据每次加1。

如上图红框所示，连续写数据。

如上图红框所示，app_rd_data_valid信号有效，读出数据和写入数据一致，仿真验证完成。

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BRAM消耗与FIFO的关系：有效利用FPGA资源的策略引言在FPGA设计中，BRAM（BlockRAM）是用于存储数据的重要资源。有效管理和利用BRAM对于实现高性能数字系统至关重要。特别是对于需要频繁读写数据的应用，FIFO（先进先出）缓冲区的使用与BRAM的消耗之间存在着密切的关系。本文将探讨BRAM的消耗、FIFO的特性，以及如何正确利用BRAM以优化设计效率。1.BRAM的基本概念1.1
基于FPGA的DDS连续FFT 仿真验证 toonyhe FPGA开发 fpga开发 DDS FFT IFFT
基于FPGA的DDS连续FFT仿真验证1摘要本文聚焦AMDLogiCOREIPFastFourierTransform(FFT)核心，深入剖析其在FPGA设计中的应用。该FFT核心基于Cooley-Tukey算法，具备丰富特性，如支持多种数据精度、算术类型及灵活的运行时配置。文中详细介绍了其架构选项、端口设计、理论运算原理，以及在不同场景下的动态范围特性。同时，结合VivadoDesignSuit
无矩阵乘法LLM：效率与性能双突破 XianxinMao 人工智能矩阵人工智能线性代数
标题：无矩阵乘法LLM：效率与性能双突破文章信息摘要：无矩阵乘法的LLMs通过创新技术替代传统矩阵乘法操作，显著降低了计算成本，减少了对GPU的依赖。这种模型在内存使用和延迟方面表现优异，尤其在大规模模型上效率显著提升。例如，13B参数的模型仅需4.19GBGPU内存，延迟低至695.48ms，远优于传统模型。此外，基于FPGA的硬件优化进一步提升了性能，1.3B参数模型功耗仅为13W，达到人类阅
高云FPGA的管脚约束文件的复制在岸上走的鱼 fpga开发嵌入式硬件硬件架构
问：Gowin里面能不能直接拷贝一个管脚约束文件进去用？答：可以直接拷贝，但是拷贝前后两个工程对应的芯片必须要是同一个芯片拷贝方法:第一步：按照被拷贝约束文件对应的芯片新建一个工程，然后将原工程文件夹“src”里面的“.cst”文件拷到新建工程的相同目录下，第二步：回到新建工程目录下，点击芯片名右击，如下图：将“.V”文件和“.cst”文件一同加入这个工程，最后综合，布局布线就可以了，注意：有时拷
FPGA——DDS原理及代码实现
FPGA——DDS原理及代码实现一、DDS各参数意义如图，一个量化的32点的正弦波，也就是说一个ROM里存了32个这样的数据，每次读出一个数据要1ms，分别读出1,2,3...30,31,32,共32个点，读取完整的正弦波需要1ms*32=32ms的时间该正弦波参数为>周期T=1ms*32=32ms,>频率为f=1/T=1/(1ms*(32/1))在读出一个数据时间不变（1ms）的情况下，想要让读
AXI总线之相关应用逾越TAO fpga开发硬件工程笔记
AXI总线作为现代SoC设计的核心互连协议，其应用场景极为广泛，覆盖移动设备、AI加速器、FPGA、存储控制器等多个领域。以下是AXI在不同应用中的关键角色及具体实现案例：一、移动处理器与SoC应用场景：智能手机、平板电脑的SoC（如高通骁龙、苹果A系列、华为麒麟）中，AXI用于连接多核CPU、GPU、ISP（图像信号处理器）、DDR控制器等模块。典型案例：ARMCortex-A系列多核集群：AX
【FPGA教程案例31】通信案例1——基于FPGA的ASK调制信号产生 fpga和matlab ★教程2:fpga入门100例 fpga开发 FPGA教程 ASK调制 verilog
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【教程4＞第2章＞第30节】本章整体思维导图与学习总结 fpga和matlab #第3章·通信—高阶调制解调 FPGA 教程4 学习总结高阶调制解调
教程4.目录.目录1.本章节目录2.本章节思维导图3.本章节学习案例与实际应用欢迎订阅FPGA/MATLAB/Simulink系列教程《★教程1:matlab入门100例》《★教程2:fpga入门100例》《★教程3:simulink入
算力未来演进与多场景创新智能计算研究中心其他
内容概要算力作为数字经济的核心生产力，其技术架构与应用场景正经历多维突破。从技术架构层面来看，异构计算通过整合CPU、GPU、FPGA等多元芯片实现性能跃升，边缘计算则借助分布式节点降低时延并提升响应效率，而量子计算在特定领域的指数级加速潜力已进入验证阶段。在应用场景维度，工业互联网通过实时数据分析优化产线效率，智能安防依托视频流结构化处理增强预警能力，元宇宙则依赖高密度渲染与低延迟传输构建沉浸式
FPGA中级项目3——IP核之时钟管理单元霖00 fpga开发经验分享嵌入式硬件 fpga 网络时序数据库
FPGA中级项目3——IP核之时钟管理单元时钟还需要管理？什么是时钟管理单元？我们常熟知FPGA本身有晶振单元，源源不断的提供的50Mhz的频率波。但是这样往往无法满足一些设计需求。使用Verilog代码设计倍频分频等又不可避免的出现毛刺等其他状况，且提升了代码复杂度。因此在FPGA设计中，时钟管理单元（ClockManagementUnit,CMU）IP核是关键组件，用于生成、调整和分配系统时钟
【从零开始学习计算机科学】硬件设计与FPGA原理贫苦游商【从零开始学习计算机】硬件设计 fpga开发学习数字逻辑 verilog HDL 硬件设计硬件工程
硬件设计硬件设计流程在设计硬件电路之前，首先要把大的框架和架构要搞清楚，这要求我们搞清楚要实现什么功能，然后找找有否能实现同样或相似功能的参考电路板（要懂得尽量利用他人的成果，越是有经验的工程师越会懂得借鉴他人的成果）。如果你找到了的参考设计，最好还是先看懂并理解，这一方面能提高我们的电路理解能力，而且能避免设计中的错误。在开始做硬件设计前，根据自己的项目需求，可以去找能够满足硬件功能设计的，有很
【无标题】采集板设计 weixin_42366388 测试工具
设计包含16片AD9680ADC和XilinxXC7V690FPGA的电路板需要解决高速数据接口、电源管理、时钟同步及PCB布局等关键挑战。**1.系统架构设计**####**核心组件**-**ADC**:16片AD9680（双通道14-bit1GSPS，JESD204B接口）-**FPGA**:XilinxXC7V690T-2FFG1761I（含48个GTX收发器，12.5Gbps/通道）-**
FPGA为何要尽量减少组合逻辑的使用昇柱 fpga开发
在FPGA设计中，组合逻辑的使用确实需要谨慎，尤其是要尽量减少它的复杂性。这并不是因为组合逻辑本身不好，而是因为它在实际应用中容易引发一系列问题，而这些问题往往与FPGA的设计哲学和硬件特性相冲突。让我从几个关键点来和你聊聊这件事。组合逻辑的即时性，是一把双刃剑组合逻辑的最大特点是即时性——它的输出完全由当前输入决定，没有存储功能。这种特性让它在某些场景下非常高效，比如简单的逻辑判断或者快速的数据
fpga驱动rgb液晶屏_以ARM+FPGA结构驱动高分辨率液晶显示设计与效果测试奶油小馒头 fpga驱动rgb液晶屏
摘要：结合ARM操作灵活和FPGA实时处理的优点，提出采用ARM+FPGA结构驱动高分辨率RGB888液晶显示屏。ARM接口丰富、操作灵活可以满足客户操作方便的需求；FPGA模块采用FPGA+DDR形式，数据存取速度达到400MB/s可以满足画面刷新速度较快的需求；FPGA操作DDR方式采用双端口64bit模式,设计32bit数据读取宽度,实现RGB888数据无失真显示。通过ARM处理器LPC17
基于NXP+FPGA轨道交通3U机箱结构远程输入/输出模块（RIOM）深圳信迈主板定制专家轨道交通 NXP+FPGA fpga开发人工智能大数据边缘计算运维
基于NXP+FPGA轨道交通6U机箱结构远程输入/输出模块（RIOM）RIOM使得数据通过就近的I/O源输入和输出。也可以直接将I/O源连接到列车计算机（如VCU），可以减少电缆用量从而节约成本。关键特性支持模拟和数字输入/输出。可配置的模块包括DI、DIO、MDO、RDO、AIO、PTI等。接口选项MVBRIOM设备支持MVB/CAN/串行链路三种接口；TRDPRIOM设备知此恨TRDP/CAN
基于NXP+FPGA永磁同步电机牵引控制单元（单板结构/机箱结构）深圳信迈主板定制专家轨道交通 NXP+FPGA fpga开发边缘计算人机交互嵌入式硬件人工智能
永磁同步电机牵引控制单元（单板结构/机箱结构）永磁同步电机牵引控制单元（TCU-PMSM）用于牵引逆变器-永磁同步电机构成的牵引电传动系统，采用轴控方式。执行高性能永磁同步电机复矢量控制策略，具有响应迅速、有效可靠的防空转·滑行控制功能以及平稳、无冲击的带速重投技术。最大转矩电流比（MTPA）控制和弱磁控制用于轨道交通领域的PMSM的控制目标为：控制牵引电机提供足够大的转矩；控制牵引电机在保持恒定
全国产飞腾+FPGA架构，支持B码+12网口+多串电力通讯管理机解决方案深圳信迈科技DSP+ARM+FPGA 飞腾+FPGA 电力新能源 fpga开发架构电力通讯管理机全国产
行业痛点:中国的电力网络已经成为当今世界覆盖范围最广、结构最为复杂的人造科技系统。随着国家和各部委颁布了一系列法律法规，如国家颁布的《中华人民共和国网络安全法》、工信部颁布的《工业控制系统信息安全防护指南》、发改委颁布的14号令《电力监控系统安全防护规定》、国家能源局颁布的《关于印发电力监控系统安全防护总体方案等安全防护方案和评估规范的通知》，凸显了电力行业的网络安全防护工作的重要性。基于电力行业
基于NXP+FPGA轨道交通3U机箱结构牵引控制单元深圳信迈主板定制专家轨道交通 NXP+FPGA X86+FPGA fpga开发边缘计算人工智能大数据嵌入式硬件
基于NXP+FPGA轨道交通异步电机牵引控制单元(TCU-IM)异步电机牵引控制单元（TCU-IM）用于牵引逆变器-异步电机构成的牵引电传动系统，可采用车控或架控方式。执行高性能异步电机复矢量控制策略，具有响应迅速、有效可靠的防空转·滑行控制功能以及平稳、无冲击的带速重投技术。无速度传感器控制通过转速观察算法，推算出准确的转速和转子位置，在实际应用中，达到省去速度传感器的目的，降低成本并减少故障点
petalinxu 在zynq的FPGA下的ST7735S的驱动配置 qqssbb123 zynq petalinux dts st7735
spi的接线：【TFT模块排针8】【开发板spi,gpio】【antminers9】VCC-----------3.3V-----------3.3VGND-----------GND-----------GNDBLK(背光）-------GPIO-----------BANK34_L4N_RXD2(w13;j2.12;gpio[2])RST(复位）-------GPIO-----------BA
4644 DCDC 电源芯片典型应用场景分析（详细版）国科安芯科普 fpga开发
4644DCDC电源是一款高集成度、四输出的降压型模组稳压器，专为需要低纹波和高效率的供电场合设计，如FPGA、DSP等供电。本文将探讨如何利用4644电源芯片的特性实现FPGA、DSP等SERDES供电的优化设计。FPGA因其高速性和灵活性，在数据通信领域得到广泛应用。FPGA对电源的要求极为严格，需要低纹波、高稳定性的电源供应以保证信号的完整性和系统的性能。4644电源芯片以其高集成度和优异的
[Vivado] IP核学习之Block Memory Generator 奕天者 FPGA学习学习 fpga开发 ip
具体参考Xilinx文档，pg058-blk-mem-genVersion8.4。一、BlockMemoryGenerator有什么用？BlockMemoryGenerator是Vivado中的IP核，即块存储器生成器。BlockMemoryGeneratorIP核是一种高级内存构造器，可使用Xilinxfpga中的嵌入式块RAM资源来生成面积和性能优化的内存空间。BlockMemoryGener
FPGA 学习笔记：Vivado 2020.2 MicroBlaze MIG 测试 DDR3 篇二 zhangsz_sh FPGA开发技术 fpga开发学习
前言因为FPGADDR3测试的工程搭建步骤比较的多，所以分成几篇来写，这样利于把复杂的事情拆分，利于理解与实际的操作上一篇搭建了初步的HelloWorld工程，还没写什么代码或者改什么配置，所以FPGA开发，并不是上来就写VerilogHDL，而是要把更多的时间用在：目标是什么？DDR3测试，正常DDR3能否当RAM一样使用清楚要做什么，这里通过搭建嵌入式软核处理器的方式，快速验证实现与验证：搭建
遍历dom 并且存储（将每一层的DOM元素存在数组中）换个号韩国红果果 JavaScript html
数组从0开始！！ var a=[],i=0; for(var j=0;j<30;j++){ a[j]=[];//数组里套数组，且第i层存储在第a[i]中 } function walkDOM(n){ do{ if(n.nodeType!==3)//筛选去除#text类型 a[i].push(n); //con
Android+Jquery Mobile学习系列(9)-总结和代码分享白糖_ JQuery Mobile
目录导航经过一个多月的边学习边练手，学会了Android基于Web开发的毛皮，其实开发过程中用Android原生API不是很多，更多的是HTML/Javascript/Css。个人觉得基于WebView的Jquery Mobile开发有以下优点： 1、对于刚从Java Web转型过来的同学非常适合，只要懂得HTML开发就可以上手做事。 2、jquerym
impala参考资料 dayutianfei impala
记录一些有用的Impala资料 1. 入门资料 >>官网翻译： http://my.oschina.net/weiqingbin/blog?catalog=423691 2. 实用进阶 >>代码&架构分析： Impala/Hive现状分析与前景展望：http
JAVA 静态变量与非静态变量初始化顺序之新解周凡杨 java 静态非静态顺序
今天和同事争论一问题，关于静态变量与非静态变量的初始化顺序，谁先谁后，最终想整理出来！测试代码： import java.util.Map; public class T { public static T t = new T(); private Map map = new HashMap(); public T(){ System.out.println(&quo
跳出iframe返回外层页面 g21121 iframe
在web开发过程中难免要用到iframe，但当连接超时或跳转到公共页面时就会出现超时页面显示在iframe中，这时我们就需要跳出这个iframe到达一个公共页面去。首先跳转到一个中间页，这个页面用于判断是否在iframe中，在页面加载的过程中调用如下代码： <script type="text/javascript"> //<!-- function
JAVA多线程监听JMS、MQ队列 510888780 java多线程
背景：消息队列中有非常多的消息需要处理，并且监听器onMessage（）方法中的业务逻辑也相对比较复杂，为了加快队列消息的读取、处理速度。可以通过加快读取速度和加快处理速度来考虑。因此从这两个方面都使用多线程来处理。对于消息处理的业务处理逻辑用线程池来做。对于加快消息监听读取速度可以使用1.使用多个监听器监听一个队列；2.使用一个监听器开启多线程监听。对于上面提到的方法2使用一个监听器开启多线
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第一步：导入需要的包；第二步：配置web.xml文件 <?xml version="1.0" encoding="UTF-8"?> <web-app version="2.5" xmlns="http://java.sun.com/xml/ns/javaee" xmlns:xsi=
我的spring学习笔记15-容器扩展点之PropertyOverrideConfigurer aijuans Spring3
PropertyOverrideConfigurer类似于PropertyPlaceholderConfigurer，但是与后者相比，前者对于bean属性可以有缺省值或者根本没有值。也就是说如果properties文件中没有某个bean属性的内容，那么将使用上下文（配置的xml文件）中相应定义的值。如果properties文件中有bean属性的内容，那么就用properties文件中的值来代替上下
通过XSD验证XML antlove xml schema xsd validation SchemaFactory
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文本流与字符集百合不是茶 PrintWrite()的使用字符集名字别名获取
文本数据的输入输出; 输入;数据流,缓冲流输出;介绍向文本打印格式化的输出PrintWrite(); package 文本流; import java.io.FileNotFound
ibatis模糊查询sqlmap-mapping-**.xml配置 bijian1013 ibatis
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java jvm常用命令工具——jdb命令(The Java Debugger) bijian1013 java jvm jdb
用来对core文件和正在运行的Java进程进行实时地调试，里面包含了丰富的命令帮助您进行调试，它的功能和Sun studio里面所带的dbx非常相似，但 jdb是专门用来针对Java应用程序的。现在应该说日常的开发中很少用到JDB了，因为现在的IDE已经帮我们封装好了，如使用ECLI
【Spring框架二】Spring常用注解之Component、Repository、Service和Controller注解 bit1129 controller
在Spring常用注解第一步部分【Spring框架一】Spring常用注解之Autowired和Resource注解（http://bit1129.iteye.com/blog/2114084）中介绍了Autowired和Resource两个注解的功能，它们用于将依赖根据名称或者类型进行自动的注入，这简化了在XML中，依赖注入部分的XML的编写，但是UserDao和UserService两个bea
cxf wsdl2java生成代码super出错,构造函数不匹配 bitray super
由于过去对于soap协议的cxf接触的不是很多,所以遇到了也是迷糊了一会.后来经过查找资料才得以解决. 初始原因一般是由于jaxws2.2规范和jdk6及以上不兼容导致的.所以要强制降为jaxws2.1进行编译生成.我们需要少量的修改: 我们原来的代码 wsdl2java com.test.xxx -client http://..... 修改后的代
动态页面正文部分中文乱码排障一例 ronin47
公司网站一部分动态页面，早先使用apache+resin的架构运行，考虑到高并发访问下的响应性能问题，在前不久逐步开始用nginx替换掉了apache。不过随后发现了一个问题，随意进入某一有分页的网页，第一页是正常的（因为静态化过了）；点“下一页”，出来的页面两边正常，中间部分的标题、关键字等也正常，唯独每个标题下的正文无法正常显示。因为有做过系统调整，所以第一反应就是新上
java-54- 调整数组顺序使奇数位于偶数前面 bylijinnan java
import java.util.Arrays; import java.util.Random; import ljn.help.Helper; public class OddBeforeEven { /** * Q 54 调整数组顺序使奇数位于偶数前面 * 输入一个整数数组，调整数组中数字的顺序，使得所有奇数位于数组的前半部分，所有偶数位于数组的后半
从100PV到1亿级PV网站架构演变 cfyme 网站架构
一个网站就像一个人，存在一个从小到大的过程。养一个网站和养一个人一样，不同时期需要不同的方法，不同的方法下有共同的原则。本文结合我自已14年网站人的经历记录一些架构演变中的体会。 1：积累是必不可少的架构师不是一天练成的。 1999年，我作了一个个人主页，在学校内的虚拟空间，参加了一次主页大赛，几个DREAMWEAVER的页面，几个TABLE作布局，一个DB连接，几行PHP的代码嵌入在HTM
[宇宙时代]宇宙时代的GIS是什么？ comsci Gis
我们都知道一个事实，在行星内部的时候，因为地理信息的坐标都是相对固定的，所以我们获取一组GIS数据之后，就可以存储到硬盘中，长久使用。。。但是，请注意，这种经验在宇宙时代是不能够被继续使用的宇宙是一个高维时空
详解create database命令 czmmiao database
完整命令 CREATE DATABASE mynewdb USER SYS IDENTIFIED BY sys_password USER SYSTEM IDENTIFIED BY system_password LOGFILE GROUP 1 ('/u01/logs/my/redo01a.log','/u02/logs/m
几句不中听却不得不认可的话 datageek
1、人丑就该多读书。 2、你不快乐是因为：你可以像猪一样懒，却无法像只猪一样懒得心安理得。 3、如果你太在意别人的看法，那么你的生活将变成一件裤衩，别人放什么屁，你都得接着。 4、你的问题主要在于：读书不多而买书太多，读书太少又特爱思考，还他妈话痨。 5、与禽兽搏斗的三种结局：(1)、赢了，比禽兽还禽兽。(2)、输了，禽兽不如。(3)、平了，跟禽兽没两样。结论：选择正确的对手很重要。 6
1 14:00 PHP中的“syntax error, unexpected T_PAAMAYIM_NEKUDOTAYIM”错误 dcj3sjt126com PHP
原文地址：http://www.kafka0102.com/2010/08/281.html 因为需要，今天晚些在本机使用PHP做些测试，PHP脚本依赖了一堆我也不清楚做什么用的库。结果一跑起来，就报出类似下面的错误：“Parse error: syntax error, unexpected T_PAAMAYIM_NEKUDOTAYIM in /home/kafka/test/
xcode6 Auto layout and size classes dcj3sjt126com ios
官方GUI https://developer.apple.com/library/ios/documentation/UserExperience/Conceptual/AutolayoutPG/Introduction/Introduction.html iOS中使用自动布局（一） http://www.cocoachina.com/ind
通过PreparedStatement批量执行sql语句【sql语句相同，值不同】梦见x光 sql 事务批量执行
比如说：我有一个List需要添加到数据库中，那么我该如何通过PreparedStatement来操作呢？ public void addCustomerByCommit(Connection conn , List<Customer> customerList) { String sql = "inseret into customer(id
程序员必知必会----linux常用命令之十【系统相关】 hanqunfeng Linux常用命令
一.linux快捷键 Ctrl+C : 终止当前命令 Ctrl+S : 暂停屏幕输出 Ctrl+Q : 恢复屏幕输出 Ctrl+U : 删除当前行光标前的所有字符 Ctrl+Z : 挂起当前正在执行的进程 Ctrl+L : 清除终端屏幕，相当于clear 二.终端命令 clear : 清除终端屏幕 reset : 重置视窗，当屏幕编码混乱时使用 time com
NGINX IXHONG nginx
pcre 编译安装 nginx conf/vhost/test.conf upstream admin { server 127.0.0.1:8080; } server { listen 80; &
设计模式--工厂模式 kerryg 设计模式
工厂方式模式分为三种： 1、普通工厂模式：建立一个工厂类，对实现了同一个接口的一些类进行实例的创建。 2、多个工厂方法的模式：就是对普通工厂方法模式的改进，在普通工厂方法模式中，如果传递的字符串出错，则不能正确创建对象，而多个工厂方法模式就是提供多个工厂方法，分别创建对象。 3、静态工厂方法模式：就是将上面的多个工厂方法模式里的方法置为静态，
Spring InitializingBean/init-method和DisposableBean/destroy-method mx_xiehd java spring bean xml
1.initializingBean/init-method 实现org.springframework.beans.factory.InitializingBean接口允许一个bean在它的所有必须属性被BeanFactory设置后，来执行初始化的工作，InitialzingBean仅仅指定了一个方法。通常InitializingBean接口的使用是能够被避免的，（不鼓励使用，因为没有必要
解决Centos下vim粘贴内容格式混乱问题 qindongliang1922 centos vim
有时候，我们在向vim打开的一个xml，或者任意文件中，拷贝粘贴的代码时，格式莫名其毛的就混乱了，然后自己一个个再重新，把格式排列好，非常耗时，而且很不爽，那么有没有办法避免呢？答案是肯定的，设置下缩进格式就可以了，非常简单：在用户的根目录下直接vi ~/.vimrc文件然后将set pastetoggle=<F9> 写入这个文件中，保存退出，重新登录，
netty大并发请求问题 tianzhihehe netty
多线程并发使用同一个channel java.nio.BufferOverflowException: null at java.nio.HeapByteBuffer.put(HeapByteBuffer.java:183) ~[na:1.7.0_60-ea] at java.nio.ByteBuffer.put(ByteBuffer.java:832) ~[na:1.7.0_60-ea]
Hadoop NameNode单点问题解决方案之一 AvatarNode wyz2009107220 NameNode
我们遇到的情况 Hadoop NameNode存在单点问题。这个问题会影响分布式平台24*7运行。先说说我们的情况吧。我们的团队负责管理一个1200节点的集群(总大小12PB)，目前是运行版本为Hadoop 0.20，transaction logs写入一个共享的NFS filer(注：NetApp NFS Filer)。经常遇到需要中断服务的问题是给hadoop打补丁。 DataNod

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