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vivado mig IP的仿真

FPGA开源工作室将通过五篇文章来给大家讲解xilinx FPGA 使用mig IP对DDR3的读写控制，旨在让大家更快的学习和应用DDR3。

本实验和工程基于Digilent的Arty Artix-35T FPGA开发板完成。

软件使用Vivado 2018.1。

参考工程：ddr3_sim。

第一篇：DDR3和mig的介绍

第二篇：mig IP的创建

第三篇：mig IP用户读写时序

第四篇：mig IP的仿真

第五篇：mig读写时序下板实现

1快速仿真

1>①ddr3_ip->②Open IP Example Design

2>选择ddr3仿真生成的路径。

3>DDR3自带仿真工程生成完毕。

4>①Run Simulation ->②Run Behavioral Simulation。

5>等待10几分钟左右仿真完成。

6>仿真完成查看波形。

对于xiinx官方自带的DDR3仿真的例子大家可以参看UG586

（https://china.xilinx.com/support/documentation/ip_documentation/mig_7series/v4_2/ug586_7Series_MIS.pdf）。

2仿真

目标：对DDR3的8个bank从0 bank开始对每个bank写入0-99，然后依次读出，循环读写。

修改example_top模块如下所示：

`timescale 1ps/1ps
`define CMD_WR 3'b000
`define CMD_RD 3'b001
module example_top
(
// Inouts
inout [15:0] ddr3_dq,
inout [1:0] ddr3_dqs_n,
inout [1:0] ddr3_dqs_p,
// Outputs
output [13:0] ddr3_addr,
output [2:0] ddr3_ba,
output ddr3_ras_n,
output ddr3_cas_n,
output ddr3_we_n,
output ddr3_reset_n,
output [0:0] ddr3_ck_p,
output [0:0] ddr3_ck_n,
output [0:0] ddr3_cke,
output [0:0] ddr3_cs_n,
output [1:0] ddr3_dm,
output [0:0] ddr3_odt,
// Inputs
// Single-ended system clock
input sys_clk_i,
// Single-ended iodelayctrl clk (reference clock)
input clk_ref_i,
output tg_compare_error,
output init_calib_complete,
// System reset - Default polarity of sys_rst pin is Active Low.
// System reset polarity will change based on the option
// selected in GUI.
input sys_rst
);
//***************************************************************************
parameter IDLE = 5'd0,
WR1 = 5'd1,
WR2 = 5'd2,
WR3 = 5'd3,
WR4 = 5'd4,
WR5 = 5'd5,
WR6 = 5'd6,
WR7 = 5'd7,
WR8 = 5'd8,
RD1 = 5'd9,
RD2 = 5'd10,
RD3 = 5'd11,
RD4 = 5'd12,
RD5 = 5'd13,
RD6 = 5'd14,
RD7 = 5'd15,
RD8 = 5'd16;
// user interface signals
wire [27:0] app_addr;//i
reg [2:0] app_cmd;//i
wire app_en;//i
reg [127:0] app_wdf_data;//i
wire app_wdf_end;//i
wire [15:0] app_wdf_mask;//i
wire app_wdf_wren;//i
wire [127:0] app_rd_data;
wire app_rd_data_end;
wire app_rd_data_valid;
wire app_rdy;
wire app_wdf_rdy;
wire app_sr_req;//i
wire app_ref_req;//i
wire app_zq_req;//i
wire app_sr_active;
wire app_ref_ack;
wire app_zq_ack;
wire ui_clk;
wire ui_clk_sync_rst;
//wire init_calib_complete;
wire sys_rst_n;//i
reg [4:0] cstate,nstate;
//wire [27:0] wr_addr;//i bank row column [2:0] [13:0] [9:0]
//wire [27:0] rd_addr;//i bank row column [2:0] [13:0] [9:0]
wire wr1_done;
wire wr2_done;
wire wr3_done;
wire wr4_done;
wire wr5_done;
wire wr6_done;
wire wr7_done;
wire wr8_done;
wire rd1_done;
wire rd2_done;
wire rd3_done;
wire rd4_done;
wire rd5_done;
wire rd6_done;
wire rd7_done;
wire rd8_done;
reg [2:0] bank;
reg [23:0] addr;
assign app_addr ={1'b0,bank,addr};
assign app_sr_req = 1'b0;
assign app_ref_req = 1'b0;
assign app_zq_req = 1'b0;
//assign app_addr = (app_cmd ==`CMD_WR && app_en == 1'b1)?wr_addr:rd_addr;
assign app_wdf_mask = 16'h0000;
assign app_wdf_end = app_wdf_wren;
assign wr1_done = (app_cmd ==`CMD_WR && addr == 28'd800 && bank == 3'b000) ? 1'b1:1'b0;
assign wr2_done = (app_cmd ==`CMD_WR && addr == 28'd800 && bank == 3'b001) ? 1'b1:1'b0;
assign wr3_done = (app_cmd ==`CMD_WR && addr == 28'd800 && bank == 3'b010) ? 1'b1:1'b0;
assign wr4_done = (app_cmd ==`CMD_WR && addr == 28'd800 && bank == 3'b011) ? 1'b1:1'b0;
assign wr5_done = (app_cmd ==`CMD_WR && addr == 28'd800 && bank == 3'b100) ? 1'b1:1'b0;
assign wr6_done = (app_cmd ==`CMD_WR && addr == 28'd800 && bank == 3'b101) ? 1'b1:1'b0;
assign wr7_done = (app_cmd ==`CMD_WR && addr == 28'd800 && bank == 3'b110) ? 1'b1:1'b0;
assign wr8_done = (app_cmd ==`CMD_WR && addr == 28'd800 && bank == 3'b111) ? 1'b1:1'b0;
assign rd1_done = (cstate == RD1 && app_cmd ==`CMD_RD && addr == 28'd800) ? 1'b1:1'b0;
assign rd2_done = (cstate == RD2 && app_cmd ==`CMD_RD && addr == 28'd800) ? 1'b1:1'b0;
assign rd3_done = (cstate == RD3 && app_cmd ==`CMD_RD && addr == 28'd800) ? 1'b1:1'b0;
assign rd4_done = (cstate == RD4 && app_cmd ==`CMD_RD && addr == 28'd800) ? 1'b1:1'b0;
assign rd5_done = (cstate == RD5 && app_cmd ==`CMD_RD && addr == 28'd800) ? 1'b1:1'b0;
assign rd6_done = (cstate == RD6 && app_cmd ==`CMD_RD && addr == 28'd800) ? 1'b1:1'b0;
assign rd7_done = (cstate == RD7 && app_cmd ==`CMD_RD && addr == 28'd800) ? 1'b1:1'b0;
assign rd8_done = (cstate == RD8 && app_cmd ==`CMD_RD && addr == 28'd800) ? 1'b1:1'b0;
assign done_flag = (cstate == DONE)?1'b1:1'b0;
assign app_en =(((cstate == WR1 ||cstate == WR2 ||cstate == WR3 ||cstate == WR4 ||cstate == WR5 ||cstate == WR6 ||cstate == WR7 ||cstate == WR8)&& app_wdf_rdy == 1'b1&&app_rdy == 1'b1)||((cstate == RD1 ||cstate == RD2 ||cstate == RD3 ||cstate == RD4 ||cstate == RD5 ||cstate == RD6 ||cstate == RD7 ||cstate == RD8)&& app_rdy == 1'b1)&&((!wr1_done)||(!wr2_done)||(!wr3_done)||(!wr4_done)||(!wr5_done)||(!wr6_done)||(!wr7_done)||(!wr8_done)||(!rd1_done)||(!rd2_done)||(!rd3_done)||(!rd4_done)||(!rd5_done)||(!rd6_done)||(!rd7_done)||(!rd8_done)))?1'b1:1'b0;
assign app_wdf_wren =(((cstate == WR1 ||cstate == WR2 ||cstate == WR3 ||cstate == WR4 ||cstate == WR5 ||cstate == WR6 ||cstate == WR7 ||cstate == WR8) && app_wdf_rdy == 1'b1&&app_rdy == 1'b1)&&((!wr1_done)||(!wr2_done)||(!wr3_done)||(!wr4_done)||(!wr5_done)||(!wr6_done)||(!wr7_done)||(!wr8_done)))?1'b1:1'b0;
always @(posedge ui_clk or posedge ui_clk_sync_rst) begin
if(ui_clk_sync_rst == 1'b1)
cstate <= IDLE;
else
cstate <= nstate;
end
always @(*) begin
nstate = IDLE;
case(cstate)
IDLE:begin
if(init_calib_complete == 1'b1)
nstate = WR1;
else
nstate = IDLE;
end
WR1:begin
if(wr1_done == 1'b1)
nstate = WR2;
else
nstate = WR1;
end
WR2:begin
if(wr2_done == 1'b1)
nstate = WR3;
else
nstate = WR2;
end
WR3:begin
if(wr3_done == 1'b1)
nstate = WR4;
else
nstate = WR3;
end
WR4:begin
if(wr4_done == 1'b1)
nstate = WR5;
else
nstate = WR4;
end
WR5:begin
if(wr5_done == 1'b1)
nstate = WR6;
else
nstate = WR5;
end
WR6:begin
if(wr6_done == 1'b1)
nstate = WR7;
else
nstate = WR6;
end
WR7:begin
if(wr7_done == 1'b1)
nstate = WR8;
else
nstate = WR7;
end
WR8:begin
if(wr8_done == 1'b1)
nstate = RD1;
else
nstate = WR8;
end
RD1:begin
if(rd1_done == 1'b1)
nstate = RD2;
else
nstate = RD1;
end
RD2:begin
if(rd2_done == 1'b1)
nstate = RD3;
else
nstate = RD2;
end
RD3:begin
if(rd3_done == 1'b1)
nstate = RD4;
else
nstate = RD3;
end
RD4:begin
if(rd4_done == 1'b1)
nstate = RD5;
else
nstate = RD4;
end
RD5:begin
if(rd5_done == 1'b1)
nstate = RD6;
else
nstate = RD5;
end
RD6:begin
if(rd6_done == 1'b1)
nstate = RD7;
else
nstate = RD6;
end
RD7:begin
if(rd7_done == 1'b1)
nstate = RD8;
else
nstate = RD7;
end
RD8:begin
if(rd8_done == 1'b1)
nstate = WR1;
else
nstate = RD8;
end
endcase
end
always @(posedge ui_clk or posedge ui_clk_sync_rst) begin
if(ui_clk_sync_rst == 1'b1) begin
app_cmd <= `CMD_WR;
app_wdf_data <= 128'b0;
bank <= 3'b000;
addr <=24'b0;
end
else
case(cstate)
WR1:begin
app_cmd <= `CMD_WR;
bank <= 3'b000;
if(wr1_done == 1'b1) begin
addr <=24'b0;
app_wdf_data <= 128'b0;
end
else if(app_wdf_rdy == 1'b1&&app_rdy == 1'b1) begin
addr <= addr +8;
app_wdf_data <= app_wdf_data +1;
end
else begin
addr <= addr;
app_wdf_data <= app_wdf_data;
end
end
WR2:begin
app_cmd <= `CMD_WR;
bank <= 3'b001;
if(wr2_done == 1'b1) begin
addr <=24'b0;
app_wdf_data <= 128'b0;
end
else if(app_wdf_rdy == 1'b1&&app_rdy == 1'b1) begin
addr <= addr +8;
app_wdf_data <= app_wdf_data +1;
end
else begin
addr <= addr;
app_wdf_data <= app_wdf_data;
end
end
WR3:begin
app_cmd <= `CMD_WR;
bank <= 3'b010;
if(wr3_done == 1'b1) begin
addr <=24'b0;
app_wdf_data <= 128'b0;
end
else if(app_wdf_rdy == 1'b1&&app_rdy == 1'b1) begin
addr <= addr +8;
app_wdf_data <= app_wdf_data +1;
end
else begin
addr <= addr;
app_wdf_data <= app_wdf_data;
end
end
WR4:begin
app_cmd <= `CMD_WR;
bank <= 3'b011;
if(wr4_done == 1'b1) begin
addr <=24'b0;
app_wdf_data <= 128'b0;
end
else if(app_wdf_rdy == 1'b1&&app_rdy == 1'b1) begin
addr <= addr +8;
app_wdf_data <= app_wdf_data +1;
end
else begin
addr <= addr;
app_wdf_data <= app_wdf_data;
end
end
WR5:begin
app_cmd <= `CMD_WR;
bank <= 3'b100;
if(wr5_done == 1'b1) begin
addr <=24'b0;
app_wdf_data <= 128'b0;
end
else if(app_wdf_rdy == 1'b1&&app_rdy == 1'b1) begin

addr <= addr +8;
app_wdf_data <= app_wdf_data +1;
end
else begin
addr <= addr;
app_wdf_data <= app_wdf_data;
end
end
WR6:begin
app_cmd <= `CMD_WR;
bank <= 3'b101;
if(wr6_done == 1'b1) begin
addr <=24'b0;
app_wdf_data <= 128'b0;
end
else if(app_wdf_rdy == 1'b1&&app_rdy == 1'b1) begin
addr <= addr +8;
app_wdf_data <= app_wdf_data +1;
end
else begin
addr <= addr;
app_wdf_data <= app_wdf_data;
end
end
WR7:begin
app_cmd <= `CMD_WR;
bank <= 3'b110;
if(wr7_done == 1'b1) begin
addr <=24'b0;
app_wdf_data <= 128'b0;
end
else if(app_wdf_rdy == 1'b1&&app_rdy == 1'b1) begin
addr <= addr +8;
app_wdf_data <= app_wdf_data +1;
end
else begin
addr <= addr;
app_wdf_data <= app_wdf_data;
end
end
WR8:begin
app_cmd <= `CMD_WR;
bank <= 3'b111;
if(wr8_done == 1'b1) begin
addr <=24'b0;
app_wdf_data <= 128'b0;
end
else if(app_wdf_rdy == 1'b1&&app_rdy == 1'b1) begin
addr <= addr +8;
app_wdf_data <= app_wdf_data +1;
end
else begin
addr <= addr;
app_wdf_data <= app_wdf_data;
end
end
RD1:begin
app_cmd <= `CMD_RD;
bank <= 3'b000;
if(rd1_done == 1'b1) begin
addr <= 24'b0;
end
else if(app_rdy == 1'b1)begin
addr <= addr+8;
end
else begin
addr <= addr;
end
end
RD2:begin
app_cmd <= `CMD_RD;
bank <= 3'b001;
if(rd2_done == 1'b1) begin
addr <= 24'b0;
end
else if(app_rdy == 1'b1)begin
addr <= addr+8;
end
else begin
addr <= addr;
end
end
RD3:begin
app_cmd <= `CMD_RD;
bank <= 3'b010;
if(rd3_done == 1'b1) begin
addr <= 24'b0;
end
else if(app_rdy == 1'b1)begin
addr <= addr+8;
end
else begin
addr <= addr;
end
end
RD4:begin
app_cmd <= `CMD_RD;
bank <= 3'b011;
if(rd4_done == 1'b1) begin
addr <= 24'b0;
end
else if(app_rdy == 1'b1)begin
addr <= addr+8;
end
else begin
addr <= addr;
end
end
RD5:begin
app_cmd <= `CMD_RD;
bank <= 3'b100;
if(rd5_done == 1'b1) begin
addr <= 24'b0;
end
else if(app_rdy == 1'b1)begin
addr <= addr+8;
end
else begin
addr <= addr;
end
end
RD6:begin
app_cmd <= `CMD_RD;
bank <= 3'b101;
if(rd6_done == 1'b1) begin
addr <= 24'b0;
end
else if(app_rdy == 1'b1)begin
addr <= addr+8;
end
else begin
addr <= addr;
end
end
RD7:begin
app_cmd <= `CMD_RD;
bank <= 3'b110;
if(rd7_done == 1'b1) begin
addr <= 24'b0;
end
else if(app_rdy == 1'b1)begin
addr <= addr+8;
end
else begin
addr <= addr;
end
end
RD8:begin
app_cmd <= `CMD_RD;
bank <= 3'b111;
if(rd8_done == 1'b1) begin
addr <= 24'b0;
end
else if(app_rdy == 1'b1)begin
addr <= addr+8;
end
else begin
addr <= addr;
end
end
DONE:begin
bank <= 3'b000;
addr <=24'b0;
app_cmd <= `CMD_WR;
app_wdf_data <= 128'b0;
end
endcase
end
//***************************************************************************
// Start of User Design top instance
//***************************************************************************
// The User design is instantiated below. The memory interface ports are
// connected to the top-level and the application interface ports are
// connected to the traffic generator module. This provides a reference
// for connecting the memory controller to system.
//***************************************************************************
ddr3_ip u_ddr3_ip
(
// Memory interface ports
.ddr3_addr (ddr3_addr),
.ddr3_ba (ddr3_ba),
.ddr3_cas_n (ddr3_cas_n),
.ddr3_ck_n (ddr3_ck_n),
.ddr3_ck_p (ddr3_ck_p),
.ddr3_cke (ddr3_cke),
.ddr3_ras_n (ddr3_ras_n),
.ddr3_we_n (ddr3_we_n),
.ddr3_dq (ddr3_dq),
.ddr3_dqs_n (ddr3_dqs_n),
.ddr3_dqs_p (ddr3_dqs_p),
.ddr3_reset_n (ddr3_reset_n),
.init_calib_complete (init_calib_complete),
.ddr3_cs_n (ddr3_cs_n),
.ddr3_dm (ddr3_dm),
.ddr3_odt (ddr3_odt),
// Application interface ports
.app_addr (app_addr),
.app_cmd (app_cmd),
.app_en (app_en),
.app_wdf_data (app_wdf_data),
.app_wdf_end (app_wdf_end),
.app_wdf_wren (app_wdf_wren),
.app_rd_data (app_rd_data),
.app_rd_data_end (app_rd_data_end),
.app_rd_data_valid (app_rd_data_valid),
.app_rdy (app_rdy),
.app_wdf_rdy (app_wdf_rdy),
.app_sr_req (app_sr_req),
.app_ref_req (app_ref_req),
.app_zq_req (app_zq_req),
.app_sr_active (app_sr_active),
.app_ref_ack (app_ref_ack),
.app_zq_ack (app_zq_ack),
.ui_clk (ui_clk),
.ui_clk_sync_rst (ui_clk_sync_rst),
.app_wdf_mask (app_wdf_mask),
// System Clock Ports
.sys_clk_i (sys_clk_i),
// Reference Clock Ports
.clk_ref_i (clk_ref_i),
.sys_rst (sys_rst)
);
// End of User Design top instance
endmodule

如上图所示，app_cmd信号在①处为写ddr3命令，从bank0写到bank7。②处为ddr3读命令，从bank0读到bank7。

如图红框所示，我们采用写时序第一种情况（具体参看《第三篇：mig IP用户读写时序》）。地址每次加8，数据每次加1。

如上图红框所示，连续写数据。

如上图红框所示，app_rd_data_valid信号有效，读出数据和写入数据一致，仿真验证完成。

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基于NXP+FPGA轨道交通异步电机牵引控制单元(TCU-IM)异步电机牵引控制单元（TCU-IM）用于牵引逆变器-异步电机构成的牵引电传动系统，可采用车控或架控方式。执行高性能异步电机复矢量控制策略，具有响应迅速、有效可靠的防空转·滑行控制功能以及平稳、无冲击的带速重投技术。无速度传感器控制通过转速观察算法，推算出准确的转速和转子位置，在实际应用中，达到省去速度传感器的目的，降低成本并减少故障点
petalinxu 在zynq的FPGA下的ST7735S的驱动配置 qqssbb123 zynq petalinux dts st7735
spi的接线：【TFT模块排针8】【开发板spi,gpio】【antminers9】VCC-----------3.3V-----------3.3VGND-----------GND-----------GNDBLK(背光）-------GPIO-----------BANK34_L4N_RXD2(w13;j2.12;gpio[2])RST(复位）-------GPIO-----------BA
4644 DCDC 电源芯片典型应用场景分析（详细版）国科安芯科普 fpga开发
4644DCDC电源是一款高集成度、四输出的降压型模组稳压器，专为需要低纹波和高效率的供电场合设计，如FPGA、DSP等供电。本文将探讨如何利用4644电源芯片的特性实现FPGA、DSP等SERDES供电的优化设计。FPGA因其高速性和灵活性，在数据通信领域得到广泛应用。FPGA对电源的要求极为严格，需要低纹波、高稳定性的电源供应以保证信号的完整性和系统的性能。4644电源芯片以其高集成度和优异的
[Vivado] IP核学习之Block Memory Generator 奕天者 FPGA学习学习 fpga开发 ip
具体参考Xilinx文档，pg058-blk-mem-genVersion8.4。一、BlockMemoryGenerator有什么用？BlockMemoryGenerator是Vivado中的IP核，即块存储器生成器。BlockMemoryGeneratorIP核是一种高级内存构造器，可使用Xilinxfpga中的嵌入式块RAM资源来生成面积和性能优化的内存空间。BlockMemoryGener
FPGA 学习笔记：Vivado 2020.2 MicroBlaze MIG 测试 DDR3 篇二 zhangsz_sh FPGA开发技术 fpga开发学习
前言因为FPGADDR3测试的工程搭建步骤比较的多，所以分成几篇来写，这样利于把复杂的事情拆分，利于理解与实际的操作上一篇搭建了初步的HelloWorld工程，还没写什么代码或者改什么配置，所以FPGA开发，并不是上来就写VerilogHDL，而是要把更多的时间用在：目标是什么？DDR3测试，正常DDR3能否当RAM一样使用清楚要做什么，这里通过搭建嵌入式软核处理器的方式，快速验证实现与验证：搭建
FPGA行业三大岗位详细介绍，0基础入门必读博览鸿蒙 FPGA fpga开发
很多人想要转行FPGA，但不知道该如何选择岗位，也不了解这些岗位的具体工作内容以及需要哪些技能？选择合适的岗位对职业发展至关重要，尤其是在FPGA行业，选择时需要根据自己的条件和兴趣来定位岗位。前端设计工程师读文档，写文档：数字前端设计工程师需要阅读大量的协议文档，如PCIe、Ethernet、USB等，文档内容涉及到硬件协议、设计需求等。工作中，文档的编写和理解是非常重要的，比如Function
绿色算力网络构建与智能调度实践智能计算研究中心其他
内容概要绿色算力网络的构建需以能效优化为核心，通过智能调度系统实现算力资源的高效整合与动态分配。当前架构设计包含三大核心模块：异构计算集群（涵盖GPU、FPGA及量子计算单元）、跨区域网络互联协议（适配东数西算的传输需求）以及能耗监测平台（基于实时数据建模的碳足迹追踪）。下表示例展示了典型算力节点的关键参数对比：节点类型计算密度(TFLOPS/m²)功耗比(TOPS/W)延迟控制(ms)量子计算集
算力安全创新驱动未来趋势endofsentence 智能计算研究中心其他
内容概要算力安全与技术创新正在重塑全球算力生态，其核心驱动力来自异构计算、边缘计算及量子计算等前沿技术的深度融合。当前算力架构正经历从集中式向分布式演进，通过异构加速芯片、动态资源调度算法及绿色能效优化，显著提升算力基础设施的可扩展性与可靠性。例如，异构计算通过CPU、GPU、FPGA的协同加速，使复杂模型训练效率提升40%以上。关键数据：根据IDC预测，到2025年全球智能算力需求将增长30倍，
高速PCB设计(布线设计) 四代目水门高速PCB设计学习笔记 fpga开发嵌入式硬件 pcb工艺
以下是针对高速PCB布线设计的综合笔记，结合用户提供的设计规范及行业通用原则整理而成：一、关键信号布线原则布线优先级顺序：射频信号＞中/低频信号＞时钟信号＞高速信号射频信号需包地处理，线宽≥8mil且满足阻抗要求，禁止无关信号穿越射频区域阻抗控制优先选择地平面作为参考层，线宽/间距按工艺计算结果严格控制5G以上高速信号需在过孔处增加回流地孔拓扑结构DDR2以下用T型拓扑，DDR3以上建议菊花链拓扑
FPGA学习——verilog捕捉信号上升沿下降沿 or_to FPGA fpga开发学习
在FPGA使用中，常常需要进行信号的边沿检测，如在串口通信中，需要检测接收信号的下降沿来判断串口的的起始位。常用的方法就是：设计两个一位的寄存器，用来接收被检测的信号，系统时钟来一次记一次输入信号，如果用了两个寄存器直接异或就可以了；使用高频的时钟对信号进行采样，因此要实现上升沿检测，时钟频率至少要在信号最高频率的2倍以上，否则就可能出现漏检测。代码如下：moduleedge_detect(sys
IBUF和BUFG 起床学FPGA fpga开发
在代码中，DATA_IN和CLK_IN都通过IBUF实例进行缓冲。IBUF负责将外部信号转换到FPGA内部标准并驱动内部信号线。这不仅在物理上是必要的一步（没有IBUF就无法直接驱动内部逻辑），而且还允许我们指定引脚的约束（如电平标准等）。BUFG全局时钟缓冲：bufg_clk实例将时钟连接到了全局时钟网络。这样做的直接好处是降低时钟的偏斜(skew)和抖动(jitter)。时钟偏斜指FPGA内不
FPGA学习篇——Verilog学习4（常见语句） ooo-p Verilog学习 fpga开发学习
1.1结构语句结构语句主要是initial语句和always语句，initial语句它在模块中只执行一次，而always语句则不断重复执行，以下是一个比较好解释的图:(图片来源于知乎博主罗成，画的很好很直观！)1.1.1initial语句initial语句它在模块中只执行一次。它常用于测试文件的编写，用来产生仿真测试信号(激励信号)，或者用于对存储器变量赋初值。语法格式：initialbegin.
FPGA学习笔记（二）Verilog语法初步学习(语法篇1) 贾saisai FPGA学习 fpga开发学习 1024程序员节
FPGA系列文章目录一、FPGA学习笔记（一）入门背景、软件及时钟约束二、FPGA学习笔记（二）Verilog语法初步学习(语法篇1)三、FPGA学习笔记（三）流水灯入门FPGA设计流程四、FPGA学习笔记（四）通过数码管学习顶层模块和例化的编写五、FPGA学习笔记（五）Testbench（测试平台）文件编写进行Modelsim仿真六、FPGA学习笔记（六）Modelsim单独仿真和Quartus
FPGA面试前该做哪些准备？一文为你讲解清楚博览鸿蒙 FPGA fpga开发
很多人在面试FPGA工程师岗位前感到焦虑，不知道该如何准备，尤其是第一次参加面试时更容易紧张。那么，FPGA面试前该做哪些准备？如何才能充分展现自己的能力？本文将从面试准备、技术要点和常见面试问题三个方面，帮助你理清思路，从容应对面试。一.了解FPGA设计流程在面试FPGA工程师岗位时，首先需要清楚FPGA开发的完整流程，从前期需求分析到最终实现的每个环节都可能成为面试官考察的重点。以下是一个典型
Verilog学习方法—基础入门篇（一）博览鸿蒙 FPGA fpga开发
前言：在FPGA开发中，VerilogHDL（硬件描述语言）是工程师必须掌握的一项基础技能。它不仅用于描述数字电路，还广泛应用于FPGA的逻辑设计与验证。对于初学者来说，掌握Verilog的核心概念和基本语法，是深入FPGA开发的第一步。本篇文章将从Verilog基础入门的角度，帮助你快速建立学习框架，逐步掌握Verilog的使用方法。1.了解Verilog的基本概念1.1什么是Verilog？V
FPGA 的 LBC 总线详解美好的事情总会发生接口 FPGA 嵌入式硬件硬件工程 linux
1.LBC总线的定义LBC总线（LocalBusController，局部总线控制器）是FPGA（现场可编程门阵列）中用于高速连接处理器核（如PowerPC、MicroBlaze）与外部设备的并行总线接口。核心作用：提供低延迟、高带宽的数据传输通道，支持处理器与外部存储器（如Flash、SRAM）、外设控制器（如GPIO、UART）的直接通信。典型应用：嵌入式系统、工业控制、通信设备中，用于扩展F
高速PCB设计(布局规划) 四代目水门高速PCB设计学习笔记 fpga开发嵌入式硬件
高速PCB设计笔记以下基于用户提供的结构设计流程与高速PCB设计规范整合，结合行业最佳实践与信号完整性原则，总结关键设计要点：一、设计规划与功能梳理1.核心功能模块划分项目类型识别：明确单板类型（数字/模拟/射频/电源等），划分输入/输出模块、电源模块、信号处理模块、时钟/复位模块。核心器件定位：聚焦FPGA、DSP、高速ADC/DAC、时钟芯片等，优先布局以缩短关键信号路径。2.设计要求确认电源
使用Modelsim手动仿真寒听雪落 FPGA专栏_verilog fpga开发
FPGA设计流程在设计输入之后，设计综合前进行RTL级仿真，称为综合前仿真，也称为前仿真或功能仿真。前仿真也就是纯粹的功能仿真，主旨在于验证电路的功能是否符合设计要求，其特点是不考虑电路门延迟与线延迟。在完成一个设计的代码编写工作之后，可以直接对代码进行仿真，检测源代码是否符合功能要求。这时，仿真的对象为HDL代码，可以比较直观的观察波形的变化，在设计的最初阶段发现问题，节省大量的精力。在布局布线
基于FPGA的图像中值滤波Verilog实现及MATLAB辅助验证 CodeWG fpga开发 matlab 开发语言
基于FPGA的图像中值滤波Verilog实现及MATLAB辅助验证图像处理是计算机视觉和图像识别领域的重要组成部分。其中，中值滤波是一种常用的图像去噪方法，广泛应用于图像增强、边缘检测和特征提取等任务中。本文将介绍基于FPGA的图像中值滤波Verilog实现，并通过MATLAB进行辅助验证。首先，我们需要了解什么是中值滤波。中值滤波是一种非线性滤波器，它的原理是将图像中每个像素的灰度值替换为该像素
EDA是什么？FPGA又是什么？ASIC呢？ cykaw2590 嵌入式 fpga开发
1.EDA（ElectronicDesignAutomation）EDA是电子设计自动化工具的总称，指一系列软件工具的集合，用于支持集成电路（IC）和电子系统的设计、仿真、验证和测试。EDA工具帮助工程师完成从电路设计、逻辑验证到版图生成的流程，用于自动化地完成原本手动执行的复杂设计任务。EDA工具的功能：电路设计：帮助创建数字和模拟电路的设计。仿真与验证：支持在芯片生产前验证逻辑功能。综合与优化
高速图像采集卡设计原理图： 613-VU9P信号处理板卡大嘴教授信号处理 fpga开发
基于6UVPXC6678+XCVU9P的信号处理板卡一、板卡概述板卡基于6UVPX标准结构，包含一个C6678DSP芯片，一个XCVU9P高性能FPGA，双路HPCFMC。二、处理板技术指标•DSP处理器采用TI8核处理器TMS320C6678;•DSP外挂一组64bitDDR3颗粒，总容量2GB，数据速率1333Mb/s;•DSP采用EMIF16NorFlash加载模式，NorFlash容量32
【vivado】debug相关时钟及其约束关系 liuchj04 Xilinx SoC FPGA fpga开发
一、前言在xilinxfpga的degug过程中，经常出现由于时钟不对而导致的观测波形失败，要想能够解决这些问题需要了解其debug的组成环境以及之间的数据流。本文主要介绍debug过程中需要的时钟及各时钟之间的关系。二、debug相关时钟Vivado硬件管理器使用JTAG接口与VivadoDebug内核进行通信，DebugHub在FPGA器件的JTAG边界扫描（BSCAN）接口和VivadoDe
【电路笔记 TMS320C6***DSP】外部存储器接口 A EMIFA向FPGA(作为异步存储器)写入数据的示例 FakeOccupational 硬件和移动端 fpga开发笔记
目录DSP和FPGA的连接DSP端：传输数据给FPGAFPGA端：接收数据EMIFA（ExternalMemoryInterfaceA）的“异步存储器”（AsynchronousMemory）指的是那些不与系统时钟同步进行读写操作的外部存储设备。这类存储器使用特定的控制信号（如芯片选择、输出使能、写使能等）来管理数据传输，而不是依赖于一个全局时钟信号。这意味着数据传输的时机是由控制信号的变化触发的
遍历dom 并且存储（将每一层的DOM元素存在数组中）换个号韩国红果果 JavaScript html
数组从0开始！！ var a=[],i=0; for(var j=0;j<30;j++){ a[j]=[];//数组里套数组，且第i层存储在第a[i]中 } function walkDOM(n){ do{ if(n.nodeType!==3)//筛选去除#text类型 a[i].push(n); //con
Android+Jquery Mobile学习系列(9)-总结和代码分享白糖_ JQuery Mobile
目录导航经过一个多月的边学习边练手，学会了Android基于Web开发的毛皮，其实开发过程中用Android原生API不是很多，更多的是HTML/Javascript/Css。个人觉得基于WebView的Jquery Mobile开发有以下优点： 1、对于刚从Java Web转型过来的同学非常适合，只要懂得HTML开发就可以上手做事。 2、jquerym
impala参考资料 dayutianfei impala
记录一些有用的Impala资料 1. 入门资料 >>官网翻译： http://my.oschina.net/weiqingbin/blog?catalog=423691 2. 实用进阶 >>代码&架构分析： Impala/Hive现状分析与前景展望：http
JAVA 静态变量与非静态变量初始化顺序之新解周凡杨 java 静态非静态顺序
今天和同事争论一问题，关于静态变量与非静态变量的初始化顺序，谁先谁后，最终想整理出来！测试代码： import java.util.Map; public class T { public static T t = new T(); private Map map = new HashMap(); public T(){ System.out.println(&quo
跳出iframe返回外层页面 g21121 iframe
在web开发过程中难免要用到iframe，但当连接超时或跳转到公共页面时就会出现超时页面显示在iframe中，这时我们就需要跳出这个iframe到达一个公共页面去。首先跳转到一个中间页，这个页面用于判断是否在iframe中，在页面加载的过程中调用如下代码： <script type="text/javascript"> //<!-- function
JAVA多线程监听JMS、MQ队列 510888780 java多线程
背景：消息队列中有非常多的消息需要处理，并且监听器onMessage（）方法中的业务逻辑也相对比较复杂，为了加快队列消息的读取、处理速度。可以通过加快读取速度和加快处理速度来考虑。因此从这两个方面都使用多线程来处理。对于消息处理的业务处理逻辑用线程池来做。对于加快消息监听读取速度可以使用1.使用多个监听器监听一个队列；2.使用一个监听器开启多线程监听。对于上面提到的方法2使用一个监听器开启多线
第一个SpringMvc例子布衣凌宇 spring mvc
第一步：导入需要的包；第二步：配置web.xml文件 <?xml version="1.0" encoding="UTF-8"?> <web-app version="2.5" xmlns="http://java.sun.com/xml/ns/javaee" xmlns:xsi=
我的spring学习笔记15-容器扩展点之PropertyOverrideConfigurer aijuans Spring3
PropertyOverrideConfigurer类似于PropertyPlaceholderConfigurer，但是与后者相比，前者对于bean属性可以有缺省值或者根本没有值。也就是说如果properties文件中没有某个bean属性的内容，那么将使用上下文（配置的xml文件）中相应定义的值。如果properties文件中有bean属性的内容，那么就用properties文件中的值来代替上下
通过XSD验证XML antlove xml schema xsd validation SchemaFactory
1. XmlValidation.java package xml.validation; import java.io.InputStream; import javax.xml.XMLConstants; import javax.xml.transform.stream.StreamSource; import javax.xml.validation.Schem
文本流与字符集百合不是茶 PrintWrite()的使用字符集名字别名获取
文本数据的输入输出; 输入;数据流,缓冲流输出;介绍向文本打印格式化的输出PrintWrite(); package 文本流; import java.io.FileNotFound
ibatis模糊查询sqlmap-mapping-**.xml配置 bijian1013 ibatis
正常我们写ibatis的sqlmap-mapping-*.xml文件时，传入的参数都用##标识，如下所示： <resultMap id="personInfo" class="com.bijian.study.dto.PersonDTO"> <res
java jvm常用命令工具——jdb命令(The Java Debugger) bijian1013 java jvm jdb
用来对core文件和正在运行的Java进程进行实时地调试，里面包含了丰富的命令帮助您进行调试，它的功能和Sun studio里面所带的dbx非常相似，但 jdb是专门用来针对Java应用程序的。现在应该说日常的开发中很少用到JDB了，因为现在的IDE已经帮我们封装好了，如使用ECLI
【Spring框架二】Spring常用注解之Component、Repository、Service和Controller注解 bit1129 controller
在Spring常用注解第一步部分【Spring框架一】Spring常用注解之Autowired和Resource注解（http://bit1129.iteye.com/blog/2114084）中介绍了Autowired和Resource两个注解的功能，它们用于将依赖根据名称或者类型进行自动的注入，这简化了在XML中，依赖注入部分的XML的编写，但是UserDao和UserService两个bea
cxf wsdl2java生成代码super出错,构造函数不匹配 bitray super
由于过去对于soap协议的cxf接触的不是很多,所以遇到了也是迷糊了一会.后来经过查找资料才得以解决. 初始原因一般是由于jaxws2.2规范和jdk6及以上不兼容导致的.所以要强制降为jaxws2.1进行编译生成.我们需要少量的修改: 我们原来的代码 wsdl2java com.test.xxx -client http://..... 修改后的代
动态页面正文部分中文乱码排障一例 ronin47
公司网站一部分动态页面，早先使用apache+resin的架构运行，考虑到高并发访问下的响应性能问题，在前不久逐步开始用nginx替换掉了apache。不过随后发现了一个问题，随意进入某一有分页的网页，第一页是正常的（因为静态化过了）；点“下一页”，出来的页面两边正常，中间部分的标题、关键字等也正常，唯独每个标题下的正文无法正常显示。因为有做过系统调整，所以第一反应就是新上
java-54- 调整数组顺序使奇数位于偶数前面 bylijinnan java
import java.util.Arrays; import java.util.Random; import ljn.help.Helper; public class OddBeforeEven { /** * Q 54 调整数组顺序使奇数位于偶数前面 * 输入一个整数数组，调整数组中数字的顺序，使得所有奇数位于数组的前半部分，所有偶数位于数组的后半
从100PV到1亿级PV网站架构演变 cfyme 网站架构
一个网站就像一个人，存在一个从小到大的过程。养一个网站和养一个人一样，不同时期需要不同的方法，不同的方法下有共同的原则。本文结合我自已14年网站人的经历记录一些架构演变中的体会。 1：积累是必不可少的架构师不是一天练成的。 1999年，我作了一个个人主页，在学校内的虚拟空间，参加了一次主页大赛，几个DREAMWEAVER的页面，几个TABLE作布局，一个DB连接，几行PHP的代码嵌入在HTM
[宇宙时代]宇宙时代的GIS是什么？ comsci Gis
我们都知道一个事实，在行星内部的时候，因为地理信息的坐标都是相对固定的，所以我们获取一组GIS数据之后，就可以存储到硬盘中，长久使用。。。但是，请注意，这种经验在宇宙时代是不能够被继续使用的宇宙是一个高维时空
详解create database命令 czmmiao database
完整命令 CREATE DATABASE mynewdb USER SYS IDENTIFIED BY sys_password USER SYSTEM IDENTIFIED BY system_password LOGFILE GROUP 1 ('/u01/logs/my/redo01a.log','/u02/logs/m
几句不中听却不得不认可的话 datageek
1、人丑就该多读书。 2、你不快乐是因为：你可以像猪一样懒，却无法像只猪一样懒得心安理得。 3、如果你太在意别人的看法，那么你的生活将变成一件裤衩，别人放什么屁，你都得接着。 4、你的问题主要在于：读书不多而买书太多，读书太少又特爱思考，还他妈话痨。 5、与禽兽搏斗的三种结局：(1)、赢了，比禽兽还禽兽。(2)、输了，禽兽不如。(3)、平了，跟禽兽没两样。结论：选择正确的对手很重要。 6
1 14:00 PHP中的“syntax error, unexpected T_PAAMAYIM_NEKUDOTAYIM”错误 dcj3sjt126com PHP
原文地址：http://www.kafka0102.com/2010/08/281.html 因为需要，今天晚些在本机使用PHP做些测试，PHP脚本依赖了一堆我也不清楚做什么用的库。结果一跑起来，就报出类似下面的错误：“Parse error: syntax error, unexpected T_PAAMAYIM_NEKUDOTAYIM in /home/kafka/test/
xcode6 Auto layout and size classes dcj3sjt126com ios
官方GUI https://developer.apple.com/library/ios/documentation/UserExperience/Conceptual/AutolayoutPG/Introduction/Introduction.html iOS中使用自动布局（一） http://www.cocoachina.com/ind
通过PreparedStatement批量执行sql语句【sql语句相同，值不同】梦见x光 sql 事务批量执行
比如说：我有一个List需要添加到数据库中，那么我该如何通过PreparedStatement来操作呢？ public void addCustomerByCommit(Connection conn , List<Customer> customerList) { String sql = "inseret into customer(id
程序员必知必会----linux常用命令之十【系统相关】 hanqunfeng Linux常用命令
一.linux快捷键 Ctrl+C : 终止当前命令 Ctrl+S : 暂停屏幕输出 Ctrl+Q : 恢复屏幕输出 Ctrl+U : 删除当前行光标前的所有字符 Ctrl+Z : 挂起当前正在执行的进程 Ctrl+L : 清除终端屏幕，相当于clear 二.终端命令 clear : 清除终端屏幕 reset : 重置视窗，当屏幕编码混乱时使用 time com
NGINX IXHONG nginx
pcre 编译安装 nginx conf/vhost/test.conf upstream admin { server 127.0.0.1:8080; } server { listen 80; &
设计模式--工厂模式 kerryg 设计模式
工厂方式模式分为三种： 1、普通工厂模式：建立一个工厂类，对实现了同一个接口的一些类进行实例的创建。 2、多个工厂方法的模式：就是对普通工厂方法模式的改进，在普通工厂方法模式中，如果传递的字符串出错，则不能正确创建对象，而多个工厂方法模式就是提供多个工厂方法，分别创建对象。 3、静态工厂方法模式：就是将上面的多个工厂方法模式里的方法置为静态，
Spring InitializingBean/init-method和DisposableBean/destroy-method mx_xiehd java spring bean xml
1.initializingBean/init-method 实现org.springframework.beans.factory.InitializingBean接口允许一个bean在它的所有必须属性被BeanFactory设置后，来执行初始化的工作，InitialzingBean仅仅指定了一个方法。通常InitializingBean接口的使用是能够被避免的，（不鼓励使用，因为没有必要
解决Centos下vim粘贴内容格式混乱问题 qindongliang1922 centos vim
有时候，我们在向vim打开的一个xml，或者任意文件中，拷贝粘贴的代码时，格式莫名其毛的就混乱了，然后自己一个个再重新，把格式排列好，非常耗时，而且很不爽，那么有没有办法避免呢？答案是肯定的，设置下缩进格式就可以了，非常简单：在用户的根目录下直接vi ~/.vimrc文件然后将set pastetoggle=<F9> 写入这个文件中，保存退出，重新登录，
netty大并发请求问题 tianzhihehe netty
多线程并发使用同一个channel java.nio.BufferOverflowException: null at java.nio.HeapByteBuffer.put(HeapByteBuffer.java:183) ~[na:1.7.0_60-ea] at java.nio.ByteBuffer.put(ByteBuffer.java:832) ~[na:1.7.0_60-ea]
Hadoop NameNode单点问题解决方案之一 AvatarNode wyz2009107220 NameNode
我们遇到的情况 Hadoop NameNode存在单点问题。这个问题会影响分布式平台24*7运行。先说说我们的情况吧。我们的团队负责管理一个1200节点的集群(总大小12PB)，目前是运行版本为Hadoop 0.20，transaction logs写入一个共享的NFS filer(注：NetApp NFS Filer)。经常遇到需要中断服务的问题是给hadoop打补丁。 DataNod

vivado mig IP的仿真

第一篇：DDR3和mig的介绍

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