Altera FPGA LCD1602液晶显示屏封装

首先我们需要了解LCD1602液晶显示器的驱动原理以及LCD1602指令。

以下借用百度文库的LCD1602指令文档

LCD1602指令

了解完LCD1602的驱动和指令，我们就可以尝试用verilog硬件描述语言编写LCD1602液晶屏的封装。

下面是用verilog硬件描述语言编写的LCD1602液晶显示屏的封装。本人能力有限，只能写到这样了，高手勿喷！

//lcd显示模块
module lcd_IP_model(clk,rst,data_buf,lcd_e,lcd_rw,lcd_rs,lcd_data);
 input clk;
 input rst;
 input [255:0]data_buf;     //数据接口
 output lcd_e;
 output lcd_rw;
 output lcd_rs;
 output [7:0]lcd_data;
 //--------------------------------------------------------------- 
 //分频得到clk_800Hz
 reg [16:0]cnt;
 reg clk_lcd;
 always @(posedge clk or negedge rst)
  if(!rst)
   cnt <= 1'b0;
  else
   begin
    cnt <= cnt + 1'b1;
    if( cnt == 17'd31249)
    begin
     cnt <= 1'b0;
     clk_lcd <= ~clk_lcd;
    end
   end
 //--------------------------------------------------------------- 
 reg [2:0]func;    //状态机func
 reg [3:0]com_cnt;   //com_buf_bit的计数模块
 reg [5:0]data_cnt;  //data_buf_bit计数模块
 reg [87:0]com_buf_bit; //11条lcd屏幕指令 每条8bit，11条就需要 11x8=88bit
 reg [255:0]data_buf_bit;//lcd 每行16个字符，一共两行，总共32个字符，一个字符需要8bit显示，所以32x8=256bit 参考LCD1602液晶显示控制部分
 parameter set0=4'd1,set1=4'd2,dat1=4'd3,set2=4'd4,dat2=4'd5,done=4'd6;
 parameter com_buf={8'h02,8'h06,8'h0C,8'h38,8'h80,8'h00,8'h00,8'h00,8'h00,8'h00,8'h00};//LCD1602指令，对屏幕初始化
 //--------------------------------------------------------------- 
 reg [7:0]lcd_data;
 reg lcd_rs;
 reg en;
 reg [255:0]data; //因为封装成ip核所以采用一个寄存器把data_buf值存起来,
       //后面做对比用，如果data值变化，显示内容也就变化
 always @(posedge clk_lcd or negedge rst)
 begin
  if(!rst)
   com_buf_bit <= 8'h01;  //清屏指令
  else
  begin
   en <= 0;  //写指令
   case(func)
    //液晶屏初始化
    set0: begin
       com_buf_bit <= com_buf;
       data_buf_bit <= data_buf;
       data <= data_buf;   //data_buf存到寄存器data里面
       com_cnt <= 1'b0;
       data_cnt <= 1'b0;
       func <= set1;
      end
 //---------------------------------------------------------------    
    set1: begin
       lcd_rs <= 0; //写指令
       lcd_data <= com_buf_bit[87:80];
       com_buf_bit <= (com_buf_bit<<8);
       com_cnt <= com_cnt + 1'b1;
       if(com_cnt <= 10) //共11次，11条lcd指令
        func <= set1;
       else
       begin
        func <= dat1;
        com_cnt <= 1'b0;
       end
      end
 //---------------------------------------------------------------    
    dat1: begin
       lcd_rs <= 1; //写数据
       lcd_data <= data_buf_bit[255:248];
       data_buf_bit <= (data_buf_bit<<8);
       data_cnt <= data_cnt + 1'b1;
       if(data_cnt < 15) //共16次 液晶屏第一行显示的内容
        func <= dat1;
       else
        func <= set2;
      end
 //---------------------------------------------------------------    
    set2: begin
       lcd_rs <= 0; //写指令
       lcd_data <= 8'hC0; //表示第二行第一位
       func <= dat2;
      end
 //---------------------------------------------------------------   
    dat2: begin
       lcd_rs <= 1;  //写数据
       lcd_data <= data_buf_bit[255:248];
       data_buf_bit <= (data_buf_bit<<8);
       data_cnt <= data_cnt + 1'b1;
       if(data_cnt < 31)  //共32次 把第二行的内容显示在屏幕上
        func <= dat2;  //不能把第一行字符显示出来，所以采用分两次写数据
       else
       begin
        func <= done;
        data_cnt <= 1'b0;
       end
      end
 //---------------------------------------------------------------   
    done: begin
       if(data_buf!==data ) //判断有没有新送进来的数据，对比法
       func <= set0;  //有就回液晶屏初始化
       else
       begin
        func <= done;  //没有就结束
        en <= 1;
       end
      end
      default:func <= set0;
    endcase
   end
  end
 //---------------------------------------------------------------  
  assign lcd_e = clk_lcd | en;
  assign lcd_rw = 0;
 
endmodule

下面是一小段测试模块

//测试模块
module test(clk,data);
	input clk;
	output [255:0]data;
//静态测试，测试时，请去掉注释	
//	assign data="I AM A GOOD BOY!YOU ARE BAD BOY!";

//动态测试	
	reg [255:0]disp;
	integer i;
	always @(posedge clk)
	begin
		i <= i + 1'b1;
		if(i==25'd24999999)
		begin
			i <= 1'b0;
			disp[7:0] <= disp[7:0] + 1; 
			if(disp[7:0]==4'd9)
				disp[7:0] <= 1'b0;
		end
	end
	
	assign data[255:8] = "I AM A GOOD BOY!YOU ARE BAD BOY";
	assign data[7:0]=disp[7:0] + 8'd48;//最后一位循环显示0-9
	
endmodule

顶层模块，连接测试模块和LCD封装模块

//测试模块顶层模块
module test_top(clk,rst,lcd_rw,lcd_e,lcd_rs,lcd_data);
	input clk;
	input rst;
	output lcd_e;
	output lcd_rw;
	output lcd_rs;
	output [7:0]lcd_data;
	
	wire [255:0]data;
	
	test U1
			(.clk(clk),
			.data(data));
	
	lcd_IP_model U2
			(.clk(clk),
			.rst(rst),
			.data_buf(data),
			.lcd_e(lcd_e),
			.lcd_rw(lcd_rw),
			.lcd_rs(lcd_rs),
			.lcd_data(lcd_data));

endmodule

RTL视图

显示效果