关于FPGA顶层模块

实例化模块后，若要拼接模块，则必写顶层模块。而今天遇到一个尴尬的问题，无论我怎么在顶层实例化信号，在ISE的综合RTL图里的信号线总是连接不上。后来发现，不能无脑直接改引用信号，而是用你需要用到的输入信号去引用输出信号，输出信号保持调用自身。
图中的IP_RECEIVE模块中的txen信号来自于IP_SEND模块，那么引用时就该在IP_RECEIVE的实例化中来引用：
IP_RECEIVE ip_receive( //其余信号省略
.rx_dv(txen)
);
而不是在IP_SEND模块调用tx_dv引脚。虽然这个问题很基础，但长时间不写或者粗心难免搞错
即按着信号的传输方向去引用，不要逆向引用，同时，如果总有几个信号接不上，那么检测信号连接，查看是不是关键信号未连接实例化。比如时钟一类的信号，综合器在综合时会优化掉未使用的信号。