FPGA Design with MATLAB, Part 5: Generating and Synthesizing RTL

这份学习资料来自MATLAB官网，主要介绍如何利用MATLAB/Simulink生成HDL代码，以用于FPGA或者ASIC硬件。下面为学习过程中对教程的翻译，以及学习中的心得。

内容
在视频的第五部分，我们将生成和综合优化后的代码。

我们将按照以下步骤生成HDL代码。第一步，我们将检查模型代码生成的兼容性，然后启动HDL Workflow Advisor生成HDL代码。

脉冲检测系统或者DUT包含产生HDL代码的算法。我们将保存并重命名模型，检查脉冲检测子系统的任何不兼容性。在HDL Code选项下面右键DUT选择“Check Model Compatibility”。HDL Model Checker 不仅能确保子系统内的模块是不是HDL兼容的，又能确保blocks的设置、端口和参数不会产生低效的硬件。

HDL Model Checker包含用于负浮点型和工业标准检查。因为这些对于这个例子是无法应用的，我们应忽略它们。当选中的检查运行结束后，不符合的状态显示为警告或失败。在我们这个案例中，高亮显示了两个warning。为了在Simulink模型中导航到warning提示的地方，可以使用提供的link。报告的警告可能会阻止优化功能正常工作，并最终消耗额外的硬件资源。若要自动更正警告，可以使用“修改设置”对其进行更改。

产生了一份HTML格式的报告，报告会显示Model Checker每一步运行及其时间戳。

在下一步我们将利用HDL Workflow Advisor来产生HDL代码。为了综合产生的VHDL和Verilog代码，我们将使用第三方工具；在我们的例子中，Xilinx Vivado。HDL Coder支持更大范围的综合工具，比如 intel, MicroSemi等等。使用“hdlsetuptoolpath”命令，我们可以分配综合工具给我们的MATLAB系统路径。

右键DUT启动HDL Workflow Advisor，从HDL Code的选项中选择 HDL Workflow Advisor。HDL Workflow Advisor会通过步骤指导你为DUT生成HDL 代码，同时给出FPGA的设计步骤。