关于verilog中initial和always过程快的执行顺序问题

          initial和always是两个基本的过程结构语句，在testbench仿真一开始就立即相互并行执行。通常被动检测响应使用always语句，而主动的产生激励使用initial语句。

       那就有一个问题了：既然过程块是并行执行的，那initial和always是一起并行执行的？有没有先后顺序？

       实际上 initial块与always 块可看做是顺序执行的。因为在的always块运行时，initial已经给相应的信号赋了值，否则always出来的初始值应该是不可预期的，可能会是红线X。或者always块里本身也有赋初值的语句，可以做一下试验。运行initial跟always。两个模块里均对同一信号赋值。（这个是不冲突的）。仿真出来看信号得到的值到底是always块给的，还是initial块给的。按我的经验来看，信号应该是先取得initial的值，再取得always块给的值。所以他们是顺序执行的。如果你需要两次赋值，你可以在initial的基础上再写两个always块。 

          例如 initial

                    begin

                      clk=0;

                    end

                  always

                    #20 clk<=~clk;

          仿真得到时钟信号。

          如果写成

             initial
                    begin
                    
                    end
                  always
                    #20 clk<=~clk;

         则仿真时时钟clk显示为红线X。

      所以， initial块与always 块可看做是顺序执行的。