五分钟快速过完Verilog HDL基本概念(2)

Verilog 用于模块的测试

• 如何检查上述例子其功能是否正确？
• 需要有测试激励信号输入到被测模块
• 需要记录被测模块的输出信号
• 需要把用功能和行为描述的Verilog模块转换为门级电路互连的电路结构（综合）。
• 需要对已经转换为门级电路结构的逻辑进行测试（门级电路仿真）。
• 需要对布局布线后的电路结构进行测试。(布局布线后仿真）。
  

Verilog HDL基本结构

• Verilog HDL程序是由模块构成的。每个模块嵌套在module和endmodule声明语句中。模块是可以进行层次嵌套的。
• 每个Verilog HDL源文件中只准有一个顶层模块，其他为子模块。
• 每个模块要进行端口定义，并说明输入输出端口，然后对模块的功能进行行为逻辑描述。
• 程序书写格式自由，一行可以写几个语句，一个语句也可以分多行写。
• 除了endmodule语句、begin_end语句和fork_join语句外，每个语句和数据定义的最后必须有分号。
• 可用/…/和//…对程序的任何部分作注释。加上必要的注释，以增强程序的可读性和可维护性。

Verilog HDL模块的结构

Verilog的基本设计单元是“模块 (block) ” 。

Verilog 模块的结构由在module和endmodule关键词之间的4个主要部分组成：