笔记本平台信号讲解

1、power button：这个信号会引起SMI＃或者SCI来表示系统请求进入到睡眠状态。如果系统已经处于睡眠状态，这将导致唤醒事件信号。
      如果PWRBTN＃键超过4秒，这将导致一个无条件的过渡（电源按钮替代）到S5状态。即使系统是在S1-S4的状态，覆盖也会发生。这个信号有一个内部上拉的输入电阻和内部有一个16毫秒的反弹。先了解一下怎么看白皮书中的标准时序，最上面有三个选项，Source是源头的意思，这里代表着发出的设备，Dest是目的地的意思，这里代表着发送到什么设备，Signal Name是信号的名称，这里就是指时序每个过程中的信号的叫法，方便我们在电路图中查询。为了能让大家更容易的了解到信号的走向，我这里用联想的G470机器的主板LA-6751P来做讲解，这款主板是采用的H67的芯片组。

　1、SLP_S5#

　　这个信号是时序中的第一个工作信号，正常情况下是主板有供电时就应产生，是由PCH产生并发给KB930QF这颗EC，在正常情况下，这个信号应为高电平。

　2、SLP_S4#

　　这个信号是ACPI中进入S4（休眠，数据写入到硬盘）状态时的信号，只有主板处于休眠状态时，此信号才会为低电平，正常的情况下，此信号也是应为高电平的。（一般的主板设计中，在排除休眠状态以后，SLP_S5#和SLP_S4#可以视为同一个信号）

　3、SLP_S3#

　　这个信号是ACPI中进入S3（睡眠，数据写入到内存）状态时的信号，这个信号是比较重要的，当主板被按下电源开关后，电源开关会送给EC一个开启信号，EC收到后，经过内部逻辑处理，会放出一个PBTN_OUT#信号给南桥，南桥接到此信号后，在南桥其它工作条件均正常后，经过内部逻辑处理，会依次放出SLP_S5#、SLP_S4#、SLP_S3#给EC，在传统的INTEL平台上，这个SLP_S3#信号是一个标志性的信号，这个信号有效后，EC就会做好了发出开启电压信号的准备。

　4、SLP_A#

　　这个信号是一个新増的信号，这个信号是PCH用来开启PCH中的Active Sleep Well（主动睡眠电路,简称ASW电路）其来源于Intel Management Engine技术和INTEL Active Management Technology技术，即INTEL管理引擎技术（ME技术）和INTEL主动管理技术（AMT技术）在这个两个新技术的支持下，配合专门的软件，可以使用互联网来对计算机进行管理。SLP_A#用于控制PCH的ME模块供电。

     PS:这个信号有可能之前就已经为高电平，也就是说这个信号会按不同设计需要来配置，但这个信号永远不会在SLP_S3#之后有效。

　5、SLP_LAN#

　　这个信号也是一个新増的信号，这个信号是与SLP_A#信号搭配存在的，由于要支持ME技术，所以PCH必须要对外部的以太网模块进行电源的控制，以便完成由AMT技术支持的软件通过以太网来对计算机进行启动或关闭的目的。在主板能正常通电时，SLP_A#和SLP_LAN#必须为高电平。

　　PS:这个信号也有可能在之前就已经处于高电压状态（在支持WOL网络唤醒的情况下），但这个信号也永远不会在SLP_A#之后有效。当所有的SLP信号都为高电平后，EC会发出电压开启信号，开启S0电压，也就是RUN电压。

　6、VccASW

　　这个电压也是新増的一个供电，是ASW工作的供电，其电压值为1.05V，这个电压为AMT模块和网卡模块进行供电。

　7、VCC

　　这里的VCC为PCH所需要的其它供电。

　8、CPU_SVID

　　当PROCPWRGDY有效之后，由CPU发给CPU VRM供电芯片一组CPU_SVID信号，由DATA和CLK组成的标准串行总线和一个起提示作用的ALERT#信号所组成。

　9、VccCore_CPU

　　这个很好理解，CPU的供电，是由电源IC接到CPU_SVID信号组合后，按预定的信息发出给CPU的工作电压。

   10、SYS_PWROK

　　这个信号是CPU VRM芯片在CPU VCORE电压有稳并稳定后发出给PCH的电源好提示信号，这个信号表明CPU VCORE供电正常。

 　11、PWROK

　　当主要电压都有效并稳定后，会放出一个PWROK信号给PCH（一般是由EC监控电压并放出这个信号），通知PCH各路RUN电压都就绪。

　12、APWROK

　这个信号也是一个新増的信号，一般是由EC监控ASW供电有效并稳定后，发送给PCH，表明ASW模块供电稳定。

　13、DRAMPWROK

　　这个信号也是一个新増的信号，此信号和CPU的SM_DRAMPWROK引脚相连接， PCH发出这个信号来表示DRAM（内存）电压是稳定的。

  14、25MHz

　　这个频率是晶振发给PCH的25MHz频率，为PCH内部的时钟模块提供工作所需的基准频率。

 15、PCH OutPut CLOCKS

　    PCH内部的时钟模块在工作条件满足后，会发出主板上其它设备所需的一系列时钟频率。

16、PROCPWRGD

　    这个信号是由PCH发出，发送到CPU的UNCOREPWRGOOD引脚，表明CPU的供电是稳定的。

17、SUS_STAT#

　　这个信号表明系统进入了挂起状态，该信号由PCH宣称系统进入低功耗状态，这个信号也可以用于其它外围设备，使其关闭输出。此信号在正常起动过程中应驱动为高电平。

18、THRMTRIP#

　　这个信号是用于监测CPU的核心温度的信号，当监测到的温度上升到极限时，THRMTRIP#信号被驱动为低电平，PCH接到低电平的THRMTRIP#信号后，会立即驱动SLP_S5#信号为低电平，使整个系统进入S5状态，关闭供电。也就是通常所说的温度原因导致的掉电。

　PS：在PRCOPWRGD有效之前，THRMTRIP#信号是可以忽略的。只有在PRCOPWRGD有效后，THRMTRIP#才可以工作。这个信号在常态下是为高电平的，只有电路故障或CPU温度过高时才可能被驱动为低电平。

19、PLTRST#

  　这个信号是整个平台的总复位信号，当SUS_STAT#被驱动为高电平60US后，PLTRST#被驱动为高电平。完成对其它设备和CPU的复位。

20、DMI

　　PLTRST#被驱动为高电平后，CPU和PCH通过DMI总线进行数据交换，完成整个启动过程。整体时序结束。

 

                                                                            笔记本信号

       首先说ALW,它的英文全称是Alway,意思是总是，如+5VALW,它用在当电源插上后，这个电压就应该都有的，所以我们在插上电源后，只有是ALW，不管是3VALW,还是5VALW，只要是ALW，都应该有它相应的电压，它是给开机电路用的，如EC等。 其次是SUS，它的英文全称是Suspend,意思是延缓，挂起的意思，如+3VSUS（SLP_S5# CTRLD POWER这些将在上电时序中讲解）它的电压产生实在ALW的电压后面，当接收到 SUS_on控制电压后就会产生此一系列的电压，此电压不是主要供给电压，只是为下一步的电压产生提供铺垫，但不代表这电压不重要，没有SUS电压，后面的电压就不会产生。再次是RUN电压，RUN电压没有缩写，它的意思就是跑、运行的意思，这个才是南北桥工作的主要电压，当然南北桥也需要SUS电压。系统真正运行的话就需要RUN电压正常，如果RUN电压不稳定会造成主板的不稳定。

1.  PLTRST#) u  a  e+ c8 H' a) z% }
        总复位信号: PLTRST#是Intel? ICH9整个平台的总复位(如：I/O、 BIOS芯片、网卡、 北桥等等)。在加电期间及当S/W信号
通过复位控制寄存器（I/O 寄存器 CF9h）初始化一个硬复位序列时ICH9确定PLTRST#的状态。在PWROK和VRMPWRGD为高电平之后ICH9驱动PLTRST#最少1毫秒是无效的。当初始化通过复位控制寄存器 (I/O 寄存器 CF9h)时ICH9驱动PLTRST#至少1毫秒是有效的。
注释: 只有VccSus3_3正常时PLTRST#这个信号才起作用. 

2.THRM#   

     热报警信号:激活THRM#为低电平信号使外部硬件去产生一个SMI#或者SCI信号

3.THRMTRIP#
         热断路信号: 当THRMTRIP#信号为低电平型号时，从处理器发出热断路型号，ICH9马上转换为S5状态。ICH9将不等待来自处理器的准予停止的信号返回便进入S5状态。  h+ J/ t; x( y# \0 [+ F

4.SLP_S3#         : u! C; A, x( p: Z+ E
         S3 休眠控制信号: SLP_S3# 是电源层控制。当进入S3（挂起到内存）、S4（挂起到硬盘）、S5（软关机）状态时这个信号关掉所有的非关键性系统电源。

5.SLP_S4#        
        S4 休眠控制信号: SLP_S4# i是电源层控制信号. 当进入S4（挂起到硬盘）、S5（软关机）状态时这个信号关掉所有的非关键性系统电源。3 r" D  R9 z+ ]1 g. x5 X
注释: 这个Pin脚以前常用于控制ICH9的DRAM电源循环功能. 
注释:在一个系统中关于Intel的AMT的支持，这个信号常用于控制DRAM的电源， 
注释：在M1状态下（当主机处于S3、S4、S5状态及可操作子系统运行状态）这个信号被强制为高电平连同SLP_M#给DIMM提供充足的电源用于可操作子系统。6 f% q7 C* D6 d. f4 S

6.SLP_S5#        + Y( Y3 n* r' T4 L# v5 _/ Y( I
         S5 休眠控制信号: SLP_S5# 是一个电源层控制信号.当系统进入S5（软关机）状态时SLP_S5# 用于关闭系统所有的非关键性电源。

7.SLP_M#        
        可操作睡眠状态控制信号:用于电源层控制Intel AMT子系统。如果不存在可操作引擎固件，SLP_M#将与SLP_S3#同步。
, Q. P3 F3 O5 w+ S- e: F# W
8.S4_STATE# 
       S4 状态指针信号:当机器在S4或者S5状态下该信号为低电平有效。当机器在S3状态时可操作性引擎强制SLP_S4#连同SLP_S4#处于高电平，这个信号能用于其它设备了解本机的当前状态 

9. PWROK - u* M& t5 t' R! G$ i
         电源正常信号:所有电源分配总线稳定99ms以及PCICLK稳定1ms时，PWROK给南桥一个有效标志。. PWROK可以异步驱动。PWROK低电平的，南桥就会认为PLTRST#有效。
注释: 1. 在正常的三个RTC时钟周期里南桥使电源完全复位并生成完整的PLTRST#信号输出，PWROK必须是最小值处于无效状态。- H; w/ @% ~+ p8 s) K
2. PWROK必须无假信号，即使RSMRST#是低电平。 
/ g8 X% t: I+ n  L
10.CLPWROK2 }& W8 I, F" Y' z
          控制LINK电源正常信号:当CLPWROK有xxxxxx，表示从电源到控制LINK子系统（北桥、南桥等）是稳定的以及通知南桥使CL_RST#无效直到北桥收到这个信号。: d- a# U$ N$ K% q8 Z7 M
注释:RSMRST#无效之前CLPWROK不许有效。
注释:在PWROK有效之后CLPWROK不许有效。 5 e# a& c& _8 i+ b
8 R0 ]! o1 l! F9 x) V7 j7 N" z2 P5 U
11.PWRBTN# 5 t/ L& X2 x' V0 u" p
       电源按钮:电源按钮将引起SMI#或者SCI来指出系统的一个睡眠状态。如果系统已经是睡眠状态，那么这个信号将触发一个唤醒事件,。如果PWRBTN#有xxxxxx间超过4s，不管系统在S0、S1、S3、S4状态，这时都会无条件转换到S5状态。这个信号的内部有一个上拉电阻及输入端有一个内设的16ms防反跳的设计。 1 x; b( _& m( u

12.RI# 
         铃声提示: 这个信号是一个来自Modem的输入信号。它允许一个唤醒事件，在电源故障的时候进行保护 。  M0 O8 q  r$ i6 e$ Q; [( L
6 i2 K* R& B+ V& j+ |6 G
13.SYS_RESET# 
      系统复位:防反跳之后这个信号强制一个内部的复位。如果SMBus空闲，南桥将马上复位，另外，在系统强迫一个复位之前，SYS_RESET#将等待25ms±2ms直到SMBus空闲。 $ `6 L* l% X  k! f! }  Q( i8 u
# o7 J% o0 R) [/ R! I
14.RSMRST#! Z& q9 X" C8 f/ k4 P0 C
        恢复常态的复位信号:这个信号用于重置供电恢复逻辑, 所有电源都有效至少10ms这个信号才会起作用,当解除有效后,这个信号是挂起的汇流排稳定的一个标志 。  s% q( a" T3 F+ [% W% A. ]

15.LAN_RST# 
         LAN 复位:当这个信号有效的时候，在LAN内部控制器进行复位，在LAN的ccLAN3_3 和 VccLAN1_05及VccCL3_3电源正常状态下该信号才会有效。当解除有效后,这个信号是LAN汇流排稳定的一个标志; n9. b7 s/ t( k+ V- G8 f' j
注释: 

1. 在RSMRST# 解除有效之前LAN_RST# 必须是有效的。7 L! z7 A! V" G# u
2. 在PWROK有效之后，LAN_RST# 必须有效。* n4 Q/ n8 p  B; N
3. 在VccLAN3_3 和 VccLAN1_05及VccCL3_3电源都正常的情况下LAN_RST#必须有效1ms。: y" J4 [9 U- J, M# f& k
4. 如果集成网卡不用LAN_RST#可以把它连接到Vss。 
: j1 z+ H: `. K$ q- U: B$ n
16.WAKE#   q8 o. l: l4 M9 N
       PCI Express* 唤醒事件 :边带唤醒信号在PCI Express插槽上有部件并发出唤醒请求信号 。

17.MCH_SYNC# 
          北桥同步信号:这个输入信号与PWROK在内部是相与的，该信号连接到北桥的ICH_SYNC# 输出端。   Q. P" t1 S# x
" V. N: {  r' c1 f+ E% P. k2 t
18.SUS_STAT# / LPCPD# . w  M/ r) Y7 e0 g
       挂起状态信号:该信号有效表明系统马上要进入低功率状态。它能监控这些设备以及内存从正常模式进入挂起模式，也能用于隔离其它外围设备的输出并关闭它们的电源，该信号在LPC I/F上调用LPCPD#来实现的。 

19.SUSCLK 
      挂起时钟信号:这个时钟是RTC时钟发生器通过其它芯片产生的时钟来输出的。 
: ]2 C3 B* b6 e% W8 b9 Z
20.VRMPWRGD 
       CPU电源正常信号:这个信号直接连接到CPU电源管理芯片，该信号正常表示VRM是稳定的。这个输入信号与PWROK在内部是相与的这个信号在挂起的时候是正常。
' x2 l1 s1 u7 E- f
21.CK_PWRGD 
       时钟脉冲发生器电源正常信号:当主电源有xxxxxx这个信号去时钟发生器，当SLP_S3#和VRMPWRGD两个信号都为高电平时这个信号也是高电平有效。  1 [5 o& c" [0 Y. w. Q

22.PMSYNC# (仅用于笔记本电脑) / GPIO0  
        电源管理同步信号:当该信号有效，在退出C5或者C6时该信号由北桥使CPUSLP#这个脚无效。这个信号也可以用于GPIO。 
9 P/ @/ H1 L: K% m5 b# e  L
23.CLKRUN# (仅用于笔记本电脑)/ GPIO32 (仅用于桌面电脑)  
       PCI时钟运行信号: 这个信号用于支持PCICLKRUN协议。当连接到外部设备时需要申请重启时钟或者预防时钟停止。 ! }& _4 q! r7 z  A# @% U& U0 w

24.DPRSLPVR (仅用于笔记本电脑) / GPIO16  # y0 v# \5 A7 F0 u) `  ^! n7 l
        更深层睡眠-稳压信号:这个信号用于VRM在C4状态下将电压降到更低。当这个信号为高电平，稳压器输出更低的深睡眠电压。该信号为低电平时（默认值为低电平），稳压器输出正常的电压。 （稳压器指VRM：Voltage Regulator Module） 3 t! e1 l  ?) f, F0 d

25.DPRSTP# (仅用于笔记本电脑) / TP1 (仅用于桌面电脑) $ Z7 q, V& f5 Z5 g% Q# `1 j
       深度停机信号:这是DPRSLPVR信号的一个复制，低电平有效。

  信号        类型        说明- X$ w* ~9 e7 T
ADS#        I/O        Address Strobe：地址锁存信号，系统总线通过这个信号向芯片组发送请求阶段2个周期中的第一个周期。GMCH芯片可以通过这个信号通过这个信号监视循环和打断数据传输。。g, O1 a- Z# X8 i" I" \
BNR#        I/O        Block Next Request：次级申请阻止，当一个新的申请信号发出时，此信号可以组织申请总线信号的其他申请信号。这个信号可以灵活地控制CPU总线引脚。
BPRI#        O        Bus Priority Request：总线优先权申请，GMCH芯片是唯一有权控制总线优先权的芯片，这个信号在HCLK#信号有xxxxxx可以对系统总线产生作用。
BREQ0#        I/O        Bus Request 0：总线申请0，GMCH芯片在CPURST#信号有效期间内把BREQ0#信号拉低，
CPURST#        O        CPU Reset：处理器复位，当ICH芯片发出的PCIRST#信号后，GMCH芯片会向CPU发送CPURST#信号，来将CPU复位。)。 h/ \* U- k& T9 D
DBSY#        I/O        Data Bus Busy：数据总线繁忙信号，当多路数据同时传输时，此信号可以保障数据传输
DEFER#        O        Defer：延迟，按照GMCH芯片的延迟要求进行定期延迟信号，另外此信号也为CPU重新尝试操作提供了时间保障。!。 B9 K9 `2 F$ Q5 s- s2 `9 _
DIVN[0：3]#        I/O        Dynamic Bus Inversion：动态总线反向信号，和HD[0:63]信号一起被驱动，信号被取反后发送
DPSLP#        I        Deep sleep：深度待机，此信号由ICH芯片驱动，为CPU提供C3或C4状态的控制
DRDY#          I/O        Data Ready：数据准备完成，当数据在传输之前，准备完成后，产生这个信号，数据等待传输
HA[31:3]#      I/O     Host Address Bus：主机地址总线，HA[31:0]信号与CPU的地址总线相连，注意CPU的地址总线是被取反的。$ h" ?# l" j. G* t4 X- S6 n
HADSTB[1:0]#        I/O        Host Address Strobe：主地址锁存信号，HA[31:3]#信号与CPU总线相连，在CPU周期内，HA[31:3]# 和 HREQ[4:0]#有2倍的转换比率。
HD[63:0]#        I/O        HOST DATA：主机数据总线，这个信号与CPU的数据总线相连，HD[63:0]在数据总线上以4倍速速率进行传输。注意：数据信号在处理器上传输时被置反 HDSTBP[3:0]#
HDSTBN[3:0]#        I/O        Differential Host Data Strobes：差分主机数据选通信号，这个信号用于同步传输多路HD[63:0]信号和DIVN[3:0]信号! K9 Y9 M- ]0 y7 t& N
选通信号        数据位
HDSTBP[3]#，HDSTBN[3]#        HD[63:48]#, DINV[3]#5 c* _& N, C2 ^  Y/ @
HDSTBP[2]#, HDSTBN[2]#        HD[47:32]#, DINV[2]#
HDSTBP[1]#, HDSTBN[1]#        HD[31:16]#, DINV[1]#
HDSTBP[0]#, HDSTBN[0]#        HD[15:0]#, DINV[0]#8 @) B+ n, H& C( D& p; B

HIT#        I/O        Hit：高速缓存保持不变的请求总线
HITM#        I/O        Hit Modofied：高速缓存保持变更的请求总线，并且承担提供总线的任务
HLOCK#        I/O        Host Lock：主机锁信号，所有的CPU周期都受HLOK#信号和ADS#信号控制。当HLOCK#信号由CPU发出的时候，GMCH的内存接口将无法使用

    信号        类型        说明2 b2 l+ v' L. [3 w' u' u
主机接口) Q) c7 k2 d- X0 X4 n3 |6 Y  I0 j
ADS#        I/O        Address Strobe：地址锁存信号，系统总线通过这个信号向芯片组发送请求阶段2个周期中的第一个周期。GMCH芯片可以通过这个信号通过这个信号监视循环和打断数据传输4 w; l. t8 Q5 D2 ~
BNR#        I/O        Block Next Request：次级申请阻止，当一个新的申请信号发出时，此信号可以组织申请总线信号的其他申请信号。这个信号可以灵活地控制CPU总线引脚
BPRI#        O        Bus Priority Request：总线优先权申请，GMCH芯片是唯一有权控制总线优先权的芯片，这个信号在HCLK#信号有xxxxxx可以对系统总线产生作用  t3 ~9 r8 m, |, O! `" t
BREQ0#        I/O        Bus Request 0：总线申请0，GMCH芯片在CPURST#信号有效期间内把BREQ0#信号拉低，CPURST#        O        CPU Reset：处理器复位，当ICH芯片发出的PCIRST#信号后，GMCH芯片会向CPU发送CPURST#信号，来将CPU复位。
DBSY#        I/O        Data Bus Busy：数据总线繁忙信号，当多路数据同时传输时，此信号可以保障数据传输
DEFER#        O        Defer：延迟，按照GMCH芯片的延迟要求进行定期延迟信号，另外此信号也为CPU重新尝试操作提供了时间保障5。 。。h3 ?; U- r2 f# R+ h. G
DIVN[0：3]#        I/O        Dynamic Bus Inversion：动态总线反向信号，和HD[0:63]信号一起被驱动，信号被取反后发送
DPSLP#        I        Deep sleep：深度待机，此信号由ICH芯片驱动，为CPU提供C3或C4状态的控制
DRDY#        I/O        Data Ready：数据准备完成，当数据在传输之前，准备完成后，产生这个信号，数据等待传输
HA[31:3]#        I/O        Host Address Bus：主机地址总线，HA[31:0]信号与CPU的地址总线相连，注意CPU的地址总线是被取反的
HADSTB[1:0]#        I/O        Host Address Strobe：主地址锁存信号，HA[31:3]#信号与CPU总线相连，在CPU周期内，HA[31:3]# 和 HREQ[4:0]#有2倍的转换比率/ P! G) G/ u. [/ z) g5 F* v
HD[63:0]#        I/O        HOST DATA：主机数据总线，这个信号与CPU的数据总线相连，HD[63:0]在数据总线上以4倍速速率进行传输。注意：数据信号在处理器上传输时被置反) W6 s; ?& b4 \  @3 k/ o; |1 G
HDSTBP[3:0]#/ i, `* @0 X9 b, r& P5 j- S
HDSTBN[3:0]#        I/O        Differential Host Data Strobes：差分主机数据选通信号，这个信号用于同步传输多路HD[63:0]信号和DIVN[3:0]信号" t/ L) G( Y' {% ]* d
选通信号        数据位
HDSTBP[3]#，HDSTBN[3]#        HD[63:48]#, DINV[3]#3 ]+ S0 _- r+ |2 G2 O- k/ X
HDSTBP[2]#, HDSTBN[2]#        HD[47:32]#, DINV[2]#
HDSTBP[1]#, HDSTBN[1]#        HD[31:16]#, DINV[1]#
HDSTBP[0]#, HDSTBN[0]#        HD[15:0]#, DINV[0]#- P8 O. {2 M2 ^. \4 G1 {% v4 w
3 ^2 B  O* N( C9 k3 v
HIT#        I/O        Hit：高速缓存保持不变的请求总线% `' [! i; g" ^! |3 j! w; e" Z0 E2 l
HITM#        I/O        Hit Modofied：高速缓存保持变更的请求总线，并且承担提供总线的任务/ h3 m6 S8 `$ y3 K
HLOCK#        I/O        Host Lock：主机锁信号，所有的CPU周期都受HLOK#信号和ADS#信号控制。当HLOCK#信号由CPU发出的时候，GMCH的内存接口将无法使用. ?" ~( y* r  P3 I  V) J# C! R
HREQ#        I/O        Host Request Command：主机申请指挥信号，给每个申请信号定义，GMCH芯片控制每个申请信号的权限
HTRDY#        O        Host Target Ready： 主机目标准备完成，此信号表示处理器处理的目标能进入数据传送阶段  ?& a! C1 G/ x  ]/ n
RS[2:0]        O        Response Status：应答状态信号，所表示的应答信号为：
000 空闲状态1 O" h7 d5 s' S; x
001 再次尝试回答
010 应答延迟
011 应答预约（不由GMCH驱动）# Y3 }! |2 z+ ^2 M! P
100 硬件错误（不由GMCH驱动）6 u( m! d3 ?4 H
101 无数据应答0 S" [, `7 B! {% f
110 内部写回
111 正常应答6 @% L  W1 f3 J, V; L: a9 |
DDR SDRAM接口) V8 k, \! ]$ ~
SCS[3:0]#        O        Chip Select：片选信号，这些引脚可以选择特定的DDR SDRAM内存
SMA[12:0]        O        Multiplexed Memory Address：多路传输存储器地址，这些信号用来为DDR SDRAM内存提供多路传输的行、列地址. o& N. q" s! ?) {
SBA[1:0]: v%    O        Bank Select (Memory Bank Address)：存储层选择，这个信号定义每个DDR SDRAM内存中哪些层被选中5 ~# G4 l. p/ I# a
SRAS#        O        DDR Row Address Strobe： DDR行地址锁存
SCAS#        O        DDR Column Address Strobe： DDR列地址锁存0 K% m+ H( i6 Y7 D6 ^4 t
SWE#          O        Write Enable：写入允许，同SCAS#和SRAS#配合使用2 Q: T7 w! h& L" s9 T: K- D) J
SDQ[71:0]        I/O        Data Lines：数据线，这些数据线用于同DDR SDRAM内存的数据线连接
SDQS[8:0]        I/O        Data Strobes：数据锁存，这个信号是为了获取数据时使用的，在写周期内，SDQS[8:0]把内部存的数据连成一个环行，来保证数据不丢失，在读周期内，SDQS[8:0]把内部存的数据排成一行，逐个读入数据。
SCKE[3:0]        O        CLOCK Enable：时钟允许，这个引脚向DDR SDRAM内存发送刷新指令或者电源中断指令
SMAB[5,4,2,1]        O        Memory Address Copies：存储器地址拷贝，这个信号和SMA[5,4,2,1]是相同的，用于减少指令时钟周期读取地址信号的时间) D. ~。4 w3 N8 e& J% r
SDM[8:0]             O        Data Mask：数据标记，在写周期的时候，这个信号如果有效，传输的数据将会被打上标记
RCVENOUT#      O        Reserved output：应答输出
RCVENIN#          O        Reserved input：应答输入
AGP接口信号
GST[2:0]              O        Status：状态，向AGP提供状态信号来控制AGP工作在什么工作状态下（000~111共8种工作状态）: z' S2 ~2 m7 e5 l4 c  X) b' Z/ M
GADSTB[0]        I/O        Address/Data Bus Strobe-0：地址/数据总线选通信号0，为AD[15:0]和C/BE[1:0]#信号提供2倍速或是4倍速的数据时钟控制信号

我也来一点，不过没仔细看有没有重复的        一、CPU接口信号说明
1.  A[31:3]#            I/O            Address(地址总线)& u1 j7 i: u. _# C6 h
      n 这组地址信号定义了CPU的最大内存寻址空间为4GB.在地址周期的第一个子周期中,这些Pin传输的是交易的地址,在地址周期的第二个子周期中,这些Pin传输的是这个交易的信息类型.6 e3 d- G2 r' N" m3 z9 d( C
2.  A20M#             I               Adress-20 Mask(地址位20屏蔽). k. ?  S5 ], w/ h5 b% k
n        此信号由ICH(南桥)输出至CPU的信号.它是让CPU在Real Mode(真实模式)时仿真8086只有1M Byte(1兆字节)地址空间,当超过1 Mbyte位空间时A20M#为Low,A20被驱动为0而使地址自动折返到第一个1Mbyte地址空间上.
3.  ADS#              I/O             Address Strobe(地址选通)
n        当这个信号被宣称时说明在地址信号上的数据是有效的.在一个新的交易中,所有Bus上的信号都在监控ADS#是否有效,一但ADS#有效,它们将会作一些相应的动作,如:奇偶检查、协义检查、地址译码等操作./ K  y" y2 L3 t/ k# Y( Y
4.  ADSTB[1:0]#       I/O             Address Strobes
n        这两个信号主要用于锁定A[31:3]#和REQ[4:0]#在它们的上升沿和下降沿.相应的ADSTB0#负责REQ[4:0]#和A[16:3]#,ADSTB1#负责A[31:17]#.
5.  AP[1:0]#            I/O            Address Parity(地址奇偶校验)( O" L' y- w: u: ~& a: P
 这两个信号主要用对地址总线的数据进行奇偶校验.n       
6.  BCLK[1:0]           I              Bus Clock(总线时钟)
n        这两个Clock主要用于供应在Host Bus上进行交易所需的Clock.
7.  BNR#               I/O             Block Next Request(下一块请求)
n        这个信号主要用于宣称一个总线的延迟通过任一个总线代理,在这个期间,当前总线的拥有者不能做任何一个新的交易.. s) Y! }( E; s) g1 J
8.  BPRI#               I               Bus Priority Request(总线优先权请求)
n        这个信号主要用于对系统总线使用权的仲裁,它必须被连接到系统总线的适当Pin .当BPRI#有xxxxxx,所有其它的设备都要停止发出新的请求,除非这个请求正在被锁定.总线所有者要始终保持BPRI#为有效,直到所有的请求都完成才释放总线的控制权.. g  s) U* {& _5 W
9.  BSEL[1:0]           I/O       Bus Select(总线选择). i4 g: g, d! X. a( [: d
n        这两组信号主要用于选择CPU所需的频率,下表定义了所选的频率:
10.   D[63:0]#             I/O          Data(数据总线)8 K& M$ W2 C5 d7 \: |. H
      这些信号线是数据总线主要负责传输数据.它们提供了CPU与NB(北桥)之间64n   Bit的通道.只有当DRDY#为Low时,总在线的数据才为有效,否则视为无效数据.
11.   DBI[3:0]#            I/O          Data Bus Inversion(数据总线倒置). d/ e- W1 }# ]; B* B' v
n        这些信号主要用于指示数据总线的极性,当数据总在线的数据反向时,这些信号应为Low.这四个信号每个各负责16个数据总线,见下表:
12.   DBSY#                I/O          Data Bus Busy(数据总线忙)4 ~/ D3 ]; y& T6 i
n        当总线拥有者在使用总线时,会驱动DBSY#为Low表示总线在忙.当DBSY#为High时,数据总线被释放.5 k" N( K+ a; i
13.   DP[3:0]#              I/O          Data Parity(数据奇偶校验): C7 `0 b7 U/ G; k0 P
n        这四个信号主要用于对数据总在线的数据进行奇偶校验.
14.   DRDY#                I/O          Data Ready(数据准备), T& L- }2 S$ \; _+ Z( o' F# d
 当DRDY#为Low时,指示当前数据总在线的数据是有效的,若为High时,则总在线的数据为无效.n       
15.   DSTBN[3:0]#             I/O        Data Strobe: g+ T5 l+ A1 j/ S, g$ \; ]: P
 :n        Data strobe used to latch in D[63:0]## |! L# X4 x4 v" v2 O- c5 _% {
16.   DSTBP[3:0]#             I/O         Data Strobe
        Data  D[63:0]# :nstrobe used to latch in2 i5 Y. R/ D4 U4 `5 T& J
17.   FERR#               O          Floating Point Error(浮点错误)1 C" X) j) O/ S& k4 G
n        这个信号为一CPU输出至ICH(南桥)的信号.当CPU内部浮点运算器发生一个不可遮蔽的浮点运算错误时,FERR#被CPU驱动为Low.&

18.   GTLREF             I           GTL Reference(GTL参考电压)  _# Z$ O1 i+ W4 ^5 d& S: n, x
 Bus的参考电压,这个信号一般被设为Vcc电压的三分之二.n        这个信号用于设定GTL
19.   IGNNE#              I           Ignore Numeric Error(忽略数值错误)
n        这个信号为一ICH输出至CPU的信号.当CPU出现浮点运算错误时需要此信号响应CPU.IGNNE#为Low时,CPU会忽略任何已发生但尚未处理的不可遮蔽的浮点运算错误.但若IGNNE#为High时,又有错误存在时,若下一个浮点指令是FINIT、FCLEX、FSAVE等浮点指令中之一时,CPU会继续执行这个浮点指令但若指令不是上述指令时CPU会停止执行而等待外部中断来处理这个错误.
20.   INIT#               I              Initialization(初始化)
n        这个信号为一由ICH输出至CPU的信号,与Reset功能上非常类似,但与Reset不同的是CPU内部L1 Cache和浮点运算操作状态并没被无效化.但TLB(地址转换参考缓存器)与BTB(分歧地址缓存器)内数据则被无效化了.INIT#另一点与Reset不同的是CPU必须等到在指令与指令之间的空档才会被确认,而使CPU进入启始状态.
21.   INTR               I               Processor Interrupt(可遮蔽式中断)4 r+ @  j) a# z5 Y7 e. f
n        这个信号为一由ICH输出对CPU提出中断要求的信号,外围设备需要处理数据时,对中断控制器提出中断要求,当CPU侦测到INTR为High时,CPU先完成正在执行的总线周期,然后才开始处理INTR中断要求.# Z: @) O4 y" u5 P; Q
22.   PROCHOT#            I/O          Processor Hot(CPU过温指示)
n        当CPU的温度传感器侦测到CPU的温度超过它设定的最高度温度时,这个信号将会变Low,相应的CPU的温度控制电路就会动作.6 q0 c: q6 \$ c7 Z" \7 A! a
23.   PWRGOOD             I             Power Good(电源OK); A2 C- q! }: i
n        这个信号通常由ICH(南桥)发给CPU,来告诉CPU电源已OK,若这个信号没有供到CPU,CPU将不能动作." X7 x) j4 s: m  S6 E) I5 n% n
24.   REQ[4:0]#                I/O         Command Request(命令请求)2 \1 o" x1 M5 k" T
 这些信号由CPU接到NB(北桥),当总线拥有者开始一个新的交易时,由它来定义交易的命令.n         t! \3 C6 R2 H6 F
25.   RESET#               I                 Reset(重置信号)
n        当Reset为High时CPU内部被重置到一个已知的状态并且开始从地址0FFFFFFF0H读取重置后的第一个指令.CPU内部的TLB(地址转换参考缓存器)、BTB(分歧地址缓存器)以及SDC(区段地址转换高速缓存)当重置发生时内部数据全部都变成无效.
26.   RS[2:0]#               I                Response Status(响应状态)' d1 ?2 j9 j+ j7 H6 v
n        这些信号由响应方来驱动,具体含义请看下表:
27.   STKOCC#               O             Socket Occupied(CPU插入)
n        这个信号一般由CPU拉到地,在主机板上的作用主要是来告诉主机板CPU是不是第一次插入.若是第一次插入它会让你进CMOS对CPU进行重新设定.4 c7 k& c$ D! m4 v" ~' @* B6 k
28.   SMI#             I     System Management Interrupt(系统管理中断)
n        此信号为一由ICH输出至CPU的信号,当CPU侦测到SMI#为Low时,即进入SMM模式(系统管理模式)并到SMRAM(System Management RAM)中读取SMI#处理程序,当CPU在SMM模式时NMI、INTR及SMI#中断信号都被遮蔽掉,必需等到CPU执行RSM(Resume)指令后SMI#、NMI及INTR中断信号才会被CPU认可. 8 X0 w3 g- s( i2 s# z
29.   STPCLK#                 I              Stop Clock(停止时钟)3 H5 o- \8 K6 M/ R: t+ u
 n       当CPU进入省电模式时,ICH(南桥)将发出这个信号给CPU,让它把它的Clock停止.
28.   TRDY#                     I/O          Target Ready(目标准备)
   当TRDY#为Low时,表示目标已经准备好,可以接收数据.当为High时,Target没有准备好.n     6 a4 U4 y5 k2 h
29.   VID[4:0]                    O             Voltage ID(电压识别)5 \" ?6 j; V8 M5 y7 a: \
n        这些讯号主要用于设定CPU的工作电压,在主机板中这些信号必须被提升到