Verilog——if语句的优先级问题
一、有优先级的if语句
if..else if.. else if … …else..语句中是有优先级的，第一个if具有最高优先级，最后一个else优先级最低。Quartus综合出的RTL图认为，最高优先级的电路靠近电路的输出，输入到输出的延时较短；最低优先级的电路远离输出端，输入到输出的延时较长。
module single_if_late(A, C, CTRL_is_late, Z);
input [6:1] A;
input [5:1] C;
input CTRL_is_late;
output Z; reg Z;
always @(C or A or CTRL_is_late)
// late arriving signal in if condition
if (C[4] == 1'b1 && CTRL_is_late == 1'b0) Z = A[4];
else if (C[1] == 1'b1) Z = A[1];
else if (C[2] == 1'b0) Z = A[2];
else if (C[3] == 1'b1) Z = A[3];
else if (C[5] == 1'b0) Z = A[5];
else Z = A[6];
endmodule
RTL图：
二、无优先级if语句
几个无优先级的if语句在组合逻辑电路中，采用阻塞赋值和非阻塞赋值效果一样。但是无优先级if语句设计组合逻辑电路，并非就是没有优先级，而是优先级按照阻塞赋值的先后顺序（因为硬件电路对同一个信号做不同的处理总会有先后顺序），一个always块中的最后一个if语句具有最高优先级。（所有if语句中必须操作同个一个reg信号）
always @(C or A or CTRL_is_late)
// late arriving signal in if condition
begin
Z = A[6];
if (C[4] == 1'b1 && CTRL_is_late == 1'b0) Z = A[4];
if (C[1] == 1'b1) Z = A[1];
if (C[2] == 1'b0) Z = A[2];
if (C[3] == 1'b1) Z = A[3];
if (C[5] == 1'b0) Z = A[5];
end
注： always块中 赋值的信号，必须定义为 reg型，但是并不等同于硬件电路产生一个寄存器。纯组合逻辑电路中，的reg信号，等同于wire连线。
三、无优先级的if语句，如何让条件全部覆盖呢？
1、可以像上述程序，直接在所有的if语句之前加上一个最低优先级的值，也可以是复位值。
2、可以放在第一个if后面的else里面。
3、要注意被阻塞的情况。
下面就是个阻塞的例子：
always @(C or A or CTRL_is_late)
// late arriving signal in if condition
begin
//Z = A[6]; //可以放在此位置
if (C[4] == 1'b1 && CTRL_is_late == 1'b0) Z = A[4];
//else Z = A[6]; //可以放在此位置
if (C[1] == 1'b1) Z = A[1];
if (C[2] == 1'b0) Z = A[2];
if (C[3] == 1'b1) Z = A[3];
else Z = A[6]; //放在此处，上面的if被阻塞
if (C[5] == 1'b0) Z = A[5];
end
生成的RTL图如下：
Z = A[6];可以放在第一个if的else中(因为之前无赋值语句，所以不会被阻塞)，但不能放在其他的if后面。那么放在何处会产生阻塞的情况？
1、假如放在第4个if后面的else 里面，那么前面3个if就被阻塞了，因为第4个的else中已经包含了前三个if语句的条件，要时刻记住always块中的阻塞赋值生成的组合逻辑电路是按照顺利执行的。 既然是按照顺序，那第4个if的else里面已经包含了前面的if条件，那么前面条件就没有意义，而综合软件在进行综合时，就将前面3个if语句优化掉，即不会生成对应的电路。同样道理，放在第一个if后面的else中是可以的。
2、不加else判断，直接放在某两个if语句之间，同样会阻塞此语句之前的所有if语句。
3、如果无此语句，那么条件覆盖不完全，产生锁存。