新版PCIe 4.0规范新特性简介

PCI-SIG 开发者大会2014已经结束，这次大会有好些议题都是关于PCIe4.0的。而且目前PCIe4.0 r0.3已经在官网开始review了。相对于PCIe3.0，PCIe4.0主要的新特性还是来源于之前ECNs：

（1）在兼容性方面，PCIe4.0兼容PCIe1.x、PCIe2.x、PCIe3.x。兼容性的重要性不用多说，试想如果兼容性不能保证的话，全世界的PC、服务器、高端存储上运行的设备驱动程序几乎得修改或重写。这是整个IT生态不能够接受的。不过为了历史的兼容性，往往会给自己带来沉重的升级包袱，就像x86还在维系CISC指令集一样。也许未来的某天都会被历史拖垮，也许到时候会有革命性的解决方案，所有人都乐于接受新的替代方案也不一定。

（2）在性能方面，PCIe4.0将PCIe3.0的8GT升级到了16GT。这样理论上，PCIe4.0能支持的最大带宽达16GTx32 = 512GT，即使32lane的PCIe slot不常见，使用x16的PCIe slot也能最大达256GT的带宽。相对于业界已经出现的28GT或更高的单lane的极限来说，16GT似乎有些保守。相信这是立足于未来5-10年PCIe进化而精挑细选出来的数值。据官方的说明，16GT平衡了性能、制造工艺、功耗、成本、兼容性等多方面因素综合的结果，并且实现成本和PCIe3.x相当。

（3）在功能方面，这些年基于PCIe3.0之上的实践而提出的ECN很多也即将进入到PCIe4.0的规范里。虽然还没正式释放（估计2015年底正式释放），但是在PCIe4.0 r3可以找到如下的新功能：

a）Readiness Notification（RN）：一种通知机制，用于减少软件在PCIe设备复位或启动后更够访问该设备配置空间的时间。

b）M-PCIe：将PCIe规范映射到MIPI制定的M-PHY上。为的是在保持PCIe所有优点的同时，能够利用M-PHY的电源管理技术。

c）L1 PM：在PCIe链路层提供一种超级低功耗的状态。功耗问题始终是电子设备设计的重大问题，特别是在当前电源技术还没有得到突破性的进展的背景。相信L1 PM的引入，对于PCIe进入平板等需要低功耗的电子产品世界有所推动。

d）Precision Time Measurement（PTM）：精确时间管理，提供跨部件的时钟域共享和对时间敏感型应用的支援。

e）Separate Refclk Independent SSC（SRIS）：独立参考时钟的PCIe展频技术对于降低系统设计时的电磁兼容的复杂性十分有帮助。

e）Downstream Port Containment（DPC）和enhanced DPC：个人觉得PCIe想从盒内走向盒外，它作为系统总线的相对脆弱和相对不够灵活的树形拓扑是它永远的痛。这次DPC的出现应该是个非常好的特性。如果能够支持异步移除的恢复，相信对整个系统的鲁棒性是个很大的提升。这对于构建高可靠性的PCIe Fabric是非常重要的。至于树形拓扑方面，PCI-SIG 制定的规范一直对cross-link保持沉默，而10年前利用PCIe物理层和链路层的Advanced Switch也很快夭折。也许是时机还未成熟吧，或许PCIe5.0或6.0能解决这一问题。

f）Lightweight Notification（LN）protocol：顾名思意，轻量通知协议。利用缓存的原理来降低对带宽的需求和减少延迟，这个和挂在CPU上的cache很像。另外还可以利用此协议将设备动态分配给虚拟机。

g）Process Address Space ID Translation（PASID Translation）。用于多个进程共享同一个PCIe Function。一看就是用来提高并行性和加速虚拟化的。

总之，PCIe4.0相对于PCIe3.0来说除了带宽上的翻倍外，在系统的功耗节能、实时性、鲁棒性、虚拟化、并行性也做了相应的增强。正如官方所说的，PCIe瞄准的市场覆盖了PC、平板、嵌入式系统、服务器、存储、外围设备及高能计算等。在未来，PCIe仍然是最强大的系统总线之一，在AMBA崛起前，没有其他总线能撼动它的地位。