PCIe Electrical PHY(1)-高速串行信号特性

SerDes从名字上来听，主要功能就是是实现串行解串电路。
但实际上这是SerDes中最容易实现的功能。更重要的是信号串行起来之后遇到的信号衰减、码间串扰、时钟同步等其他问题。

1.1 ISI

首先要理解的是高速串行信号经过信道之后不再是理想的0/1高低电平
下图为不同信道的频域特性，从信号系统的角度看，可以看到传输介质是一个低通系统，并且在通带内信号的幅度响应也不平缓，不同的频率幅度响应不同会导致输入信号的高频分量被受到严重的衰减。下面称这种信道为带限信道。

假如输入是一个方波脉冲（脉宽为1UI），其上升沿、下降沿中最陡的部分波形是由其频谱最高频的部分构成的。但是经过带限信道之后，高频分量被滤掉，输出波形的上升沿、下降沿变缓，并且形成长长的拖尾，如下图所示。

而这个拖尾超出1UI的部分就会形成码间串扰。
根据信号叠加理论，我们可以把一串0/1数据经过带限信道，看成多个脉冲卷积信道传递函数之后再叠加。


下图是多个脉冲叠加的效果，可以看到输出波形的高低电平已经不再理想，如果信道更加恶化，电平的幅度继续减小，RX将无法判决出0/1逻辑。

以上是码间串扰产生的原因，另外我们还能引出cursor的概念。
输出波形拖尾中每个UI的幅度就是某个cursor的数值，在均衡算法中通常会把电压幅度归一化到main-cursor上。
（补充：为什么会有pre-cursor？因为实际传输介质都不是理想的因果系统）

1.2 NYQUIST FREQUENCY/NRZ/PAM4

Nyquist频率这里直接给出结论，公式推导见通信原理教材。

1. W 带宽的基带信道每秒最多能传输的符号数为2W 个。2W 为Nyquist 速
   率；
2. Rs 码率的基带信号最少需要占用RS/2 的带宽。RS/2 被成为Nyquist 频率。
   
   因为电气传输介质带宽的限制，目前业界SerDes在56Gbps到112Gbps普遍采用PAM4的调制格式来降低码间串扰对信号质量的影响。
   但是PAM4对于RX EPHY的设计带来很大的挑战，主要在于
3. 信号眼高变小，判决门限变小
4. 多电平信号使判决器设计复杂度增加
5. 若采用高速ADC-based RX功耗难以降低
6. 上下眼大小对电路的线性度要求高

1.3 JITTER/EYE-DIAGRAM

Jitter定义：short-term variation of signal with respect to its ideal position in time
根据理想信号位置的定义不同，jitter有不同的测量方式

SerDes系统更多关注Jac or Jc，数字系统更关注Jcc

Jitter的均值：skew
RMS Jitter：jitter中的随机分量
Peak-to-Peak Jitter：因为其中包含随机分量，所以要根据相应的BER等级计算得出

RJ主要来自于电路的噪声
SJ or PJ主要来自于PLL SSC，或者PLL的feedthrough
ISI就是码间串扰，主要来自于信道的带宽衰减
DCD主要存在于半速率架构的TX中，因为时钟的占空比不是50%
BUJ来自lane之间的串扰，串扰的传播通路主要有PDN和传输介质之间的电磁干扰








Jitter的测量：把眼图波形与阈值电压的交点位置和交点的数量记录下来绘制柱状图，可以得到两个类似于概率密度的函数。再根据概率密度函数可以得到浴盆曲线。

只要给出相应的BER等级，可以根据概率反推出TJ大小