PCIe Electrical PHY(3)-SerDes电路基本结构

1.1 SERDES电路结构

目前主流的基于analog-DFE的SerDes结构如下。主要包括4个模块:TX/RX/PLL/CDR。其中TX/RX完成信号的传输、均衡和接收,PLL产生发射端的时钟,CDR产生接收端的时钟。
均衡电路结构基本上主流厂家均选择在发射端采用FFE,接收端首先通过CTLE进行一定程度的信道补偿,最后将均衡的的主要任务放在DFE上。
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随着PAM4调制信号的应用,analog-based SerDes架构设计复杂度急剧增加,多数厂商倾向于采用ADC-based RX架构。即在RX中首先用VGA对信号幅度进行控制,然后直接用高速ADC采样,然后在数字域做FFE+DFE均衡。

1.2 PLL

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带宽影响输出时钟的jitter,但其带宽并不是越大越好,或者越小越好。
扩频调制本质上就是对信号进行调制,根据信号系统原理,x(t)m(t)两个信号相乘就是调制波m(t)对载波x(t)进行调制。
最常见的ssc的产生方式就是对Feedback divider的系数N进行调制,使N产生周期性变化。

1.2.1 SSC

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三个主要的控制参数来满足扩频指标,调制速度(Modulation Rate, MR)、调制深度(Modulation Depth, MD)和调制方式(Modulation Profile, MP)

  • 调制速度(MR)指时钟发生器输出频率在设定调制频率范围内的变化速度。一般调制速度会远小于时钟发生器的低通带宽,以防止扩频信息被低通破坏。而实际应用中考虑到对人耳的噪声伤害,各类通信协议会规定调制速度在几十到几百千赫兹的量级,例如PCIe规定调制速度为30-33KHz
  • 调制深度(MD)也称调制比例,指时钟发生器输出频率以调制速度偏移主频的大小。以偏离主频的频率大小Δf相对主频频率fc的百分比(%)来定量表示调制深度。当以频谱分析仪观察能量分布在主频频谱的两侧、左侧或右侧时,分别称为中间扩频(Centre Spread)、向下扩频(Down Spread)、向上扩频(Up Spread)
  • 调制方式(MP)指实现不同调制频率频谱表现形式的调制波形,具体映射到了时钟发生器输出频谱平坦程度。最常用的是三角波线性调制。

1.3 CDR

CDR的结构主要有2种,一类是PLL-based,一类是PI-based。
目前在传输速率很低的SerDes系统中,通常采用ringosc-based CDR,可以做到很低额功耗。但是在10Gbps以上的SerDes系统中主流方案均采用PI-based CDR。其好处在于多个lane中TX/RX可以share同一个PLL,TX直接用PLL输出做时钟,RX将PLL时钟在local经过DLL产生多相位,再经过PI(相位插值器)得到预期的相位。
目前市面上10Gbps~56Gbps的主流SerDes产品几乎都选择dual-loop PI-based CDR。
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1.3.1 All-digital CDR框图

下图为analog CDR与digital CDR的类比,以及digital CDR线性化之后的传输函数模型。
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1.3.2 Jitter tolerance (JTF)

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改动cdr的环路参数主要影响jitter tolerance,即Sj mask曲线的形状。

下面依次介绍CDR环路增益函数中每个参数。

1.3.3 BBPD的原理

K_BB为PD的线性化增益,根据选取概率模型的不同而不同
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1.3.4 Decimation

K_D主要是为了降低DLF逻辑电路的时钟频率,从而降低功耗,主要方式有summing或者voting

1.3.5 PI的原理

K_DPC为PI的精度,假如PI为(N+D_P) bits,则K_DPC=1/2^(N+D_P)
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PI的输入相位越多,等效插值出来的相位幅度越接近与单位圆
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1.3.6 DLF比例通路,积分通路的原理

比例通路是快通路,对环路的快速动态变化做出相应,该通路的latency要尽量小;
积分通路是慢通路,主要补偿低频的频率偏移,比如SSC。
DLF的函数可能是时变的,上电训练阶段比例通路增益很大,快速收敛,然后再打开积分通路。

1.3.7 一个例子
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Frug: 1x/2x/4x * 2^-6(15bit 累计器丢掉6bit)
Phug: 8x * 2^-6 = 2^-3

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