2020届华为秋招数字芯片面试经验

此经历为个人经历（2019/10/15），为原创，转载请询问，未经同意转载触犯法律。

 

写这边博客的原因有两个。一是在面试前自己从网上找到许多前辈的经验贴，反馈一下；二是第一次写博客，希望以后也可以把自己的一些学习经历记录下来，试水一下，说不定以后靠写博客当书匠为生，不至于天天烧沙子。

经验贴：https://blog.csdn.net/u010368758/article/details/47911517；

https://blog.csdn.net/weixin_39565666/article/details/79924958；

https://blog.csdn.net/weixin_43343190/article/details/84725721；（这篇是2019届秋招的，博主写的不错，大家可以参考）

目录

1.个人背景

2.面试准备

3.面试过程

 3.1机试及性格测评

 3.2面试（3轮）

3.2.1第一轮技术面

3.2.2第二轮技术面

3.2.3综合面

 3.3签约

4.感想以及未来的准备

 

面试岗位

芯片与器件设计工程师.数字芯片

 

个人背景

湖南985学生，电信专业，成绩前25%，有一些校级比赛的奖，一个国家级自由探索的大创，eda课程设计，没有参加过实习，前不久还在准备考研，9月份时候投了两份简历，一个是腾讯软件测试师，一个是华为数字芯片。那个时候只是想认识一下秋招，没有想工作，但是计划赶不上变化。软测不是专业相关，机试就没通过，所以大家投简历的时候一定要看清职位的要求，以及技能要求，找准目标。

 

面试准备

1、9.3号收到了武长的机试短信，选择9.7号机试。因为当时在准备考研，所以未做任何准备。机试大概用了20mins，有关Verilog代码输出，数电知识，FPGA的一些内容。当时做完有一些题目不是很确定，时间太长，忘了很多；

2、收到性格测试和面试短信后，大概有2天的准备时间，我准备了一天半左右。主要内容：Verilog 基本语法和代码；eda课程设计；个人项目经历。详见下

（1）Verilog语法：学过c的人，这个应该很简单，基础中的基础，主要编写的时候注意你写的不是代码，是在搭电路

（2）一些基础电路的Verilog手写：D触发器（同步使能）、38译码器、奇偶数分频（没有学过小数分频，因时间不足，只写了奇数分频）、序列检测器、向上向下加减法计数器、边沿检测电路、用MOS管搭建一个与门（这个我是先搭了一个与非门，输出接非门）。。。还有一些，当时准备的时候写了一份word文档，不在这台电脑上。

（3）eda课程设计：FPGA项目经历

（4）对于个人简历，我只准备了eda课设，其他项目在面试时都问到了，不过我全是自己参与或负责的故未准备。但是只要是写到简历上的项目建议都好好准备

 

面试过程

3.1 机试及性格测评

参加机试，应该是从题库中选择的，主要是关于ASIC、FPGA、Verilog 语言等一些比较基础的知识，属于常识问题。

性格测试：9.22收到性格测试短信，感觉发给我的时候应该有些晚了，收到了好几次（所以要注意自己的邮箱是否留对了）。性格测试，我没有特意去选择，大部分都是个人真实想法。

3.2 面试

9.24收到面试短信，9.25上午9.30开始面试，我几乎是一到就被叫过去了。

3.2.1第一轮技术面

9.21收到面试通知，略有紧张，大概10.10分结束。

主要包括：

（1）FPGA的设计项目：问的很细，包括时序问题、不同情况下语句如何执行、时钟频率、架构等

（2）用二位加法器和二选一选择器搭建一个case语句，要门数最少。这个在学fpga的时候看过coursea的一门课程，因为是英文的所以我只看了3章，接触过用门电路来搭RTL语句。我一开始用来8个门（惭愧）实现了功能，后来和面试管进行交流，用来4个门，但是我的数据选择和加法器位置可能放反了，最后case语句的功能没有完全实现。所以很感谢面试管让我过了第一轮面试。

 

3.2.2第二轮技术面

10.40开始。主要有项目的介绍，问的很细，包括时序问题如何处理，寄存器之间的数据传输，数据位宽，时钟频率，仿真测试。然后做了两道题目，由于第一面的结果，我对接下来的题目把握不是很大。

第一道是关于状态机的设计，主要是考察逻辑性，类似学过的序列检测器。我考虑的不是很周到，第一次的答案缺少了初始状态的考虑，以及每一个状态在不同条件下的输出。

  题目

    题目：通信过程中，接收端要检测帧同步，如果某帧的帧头收到了这个序列（eg：0100101），则认为这一帧是同步的，连续3帧同步则认为接收端与发送端实现了数据同步，flag输出为1。在同步后，如果连续收到3帧的帧头序列不是0100101则认为失帧，flag才输出为0。

  要求：画出状态机，写出每个状态在不同输入下的输出和下一个状态。

答：

 （1）设计分为两个模块

  子模块：序列检测器

  主模块：帧同步检测器

（2）画状态机--如下图（图片不知道为什么上传不上来，类似序列检测器，比较简单）

 

第二道是一个case语句的检查错误，比较简单，一共有4个错误，基础语法、位宽、<=\=、always、default。

3.2.3综合面

第二轮技术面结束是11.30左右，所以综合面试等到了下午1.12，时间大概是40mins。主要包括，项目经历（问了代码量，测试算例，如何验证，很具体），数电的知识有哪些，大学成绩的原因，个人家庭背景，为什么不考研等。还有就是我的前两面个人感觉不是很好，尤其第一面，险些挂掉，所以综合面时问到了。

 3.3签约

9.30号收到意向书，但因为网上说这不是offer，而且由于参加了秋招，考研的心思就淡了，国庆大概投了10多家公司的简历。10.11号去参加了紫光展锐的数字芯片设计，在等hr面试的时候收到了签约短信，不过紫光的技术管很和蔼，没有问具体的数字芯片的知识，只问了我的项目经历，而且我是唯一一个面试数字芯片岗位的本科生...感觉面试还可以，应该可以拿到，我在hr面试时，hr问起我如实回答，说收到了签约短信。

后来就签了约，，当时自己的底线是12k，心里想低一些也可以。最后华为还是很大方的，哈哈。

4.感想以及未来的准备

这次我面试，可能更多的是靠平时的积累，因为没有准备参加秋招，所以能签约很出乎我的意料。秋招一共参加了4场机试：华为数字IC、腾讯软测、海康硬测、紫光芯片测试。面试参与了2场：海思和紫光。所以要注意自己与岗位的匹配度。

未来准备，数字IC设计工程师的知识结构：https://blog.csdn.net/ygl892312492/article/details/69226935#commentBox