折叠内插ADC

前言

ADC作为数据采集模块的核心组成部分，直接决定了数据采集系统的速度、精度，以及系统数据的吞吐率、可信度。并行ADC是一种高速ADC，但是其的缺点是其需要的比较器数量非常大，折叠内插型ADC可以改善其缺点。
**折叠内插型ADC采用了折叠结构，解决了高速ADC实现高精度时比较器数量呈指数增长的瓶颈问题。****采用内插电路能在增加信号区间的同时缩小信号区间的范围，从而提高处理信号的精度。**采用级联折叠结构，能够减小寄生效应，进一步提高转换器的速度。
当然，高速折叠内插ADC也存在一些问题：
在预放大器阵列中，参考电压不同引起的增益误差导致内插误差；在高频信号输入下，折叠结构的倍频效应导致输出摆幅减小；高倍内插系数引起的内插误差和失调会影响转换器的精度。
本文以8位折叠内插ADC作为例，讲解折叠内插型ADC的工作原理。

整体结构

采用两级级联折叠内插结构，通过粗量化、细量化两个通道完成整个系统的模数转换。折叠电路将幅度较大的输入信号折叠到小幅度的折叠区间，粗量化通道选择输入信号落在哪个折叠区间，细量化通道在小幅度折叠区间对信号进行量化处理（有点类似通信原理中的DPCM语音编码）。
ADC整体电路如图 所示，包括S/H电路、参考电压产生电路、折叠电路、内插电路、比较器、位同步电路和编码电路。

为减少折叠电路引起的倍频效应，输入信号首先经过采样保持电路。**预放大器阵列产生36个过零点，其中4个过零点作为冗余信号，以抑制边界效应。****36路并行信号经由细量化通路产生32路并行折叠信号，每个折叠信号包括9个过零点，从而产生8位ADC所需要的256个过零点。**比较器阵列完成过零点位置的精确比较、编码电路将比较器阵列产生的循环温度计码转换为二进制码，并与粗量化通道实现位同步功能，最终实现8位二进制输出。

电路设计

预放大级

预放大器实现输入信号与参考电压的比较和放大，在整个ADC中起到产生基准过零点的作用。本文中的预放大器基于典型的差分放大器，采用两级级联结构，其开环式的电路模式保证了较大的带宽。
第一级差分放大电路产生过零点，采用电阻作为负载，以保证输出曲线良好的线性度
。第二级差分放大电路的作用是保证电路的输出在参考电压处具有良好的线性度，调节预放大器的输出增益和线性范围。
预放大器的输出波形。其中，上面的波形代表第一级的输出曲线，下面的波形代表第二级的输出曲线。采用第二级差分放大电路后，整个预放大器的输出线性范围变小，以满足后级折叠器能精确地连接过零点。

预放大器阵列的输出信号是通过信号是通过后级的内插电阻产生新的过零点，因此，预放大器阵列的增益误差会影响内插信号的精确度。预放大器增益随Vref-Vcm的变化曲线如图所示。可以看出，**预放大器阵列的增益随Vref-Vcm的增大而递减，靠近输入共模电平Vcm时增 益 较 大 ，靠 近 边 界 时增 益 较 小 。**通 过 在预放 大器 的输 出端 连 接 平均 电 阻 串 ，在 实现 平 均失 调 的基 础 上 ，以中 间预放 大器 为基 准 ，逐 个 递增 预 放 大器 阵列 的输 入 对 管 尺 寸 ，来 补 偿 边 界 预放 大器 的增益 衰减 ，从 而减 小 了预放 大器 阵列 的增 益误 差 ， 解 决 了后级 增益 误差 引起 的过 零点偏 移 问题 。

折叠电路

级联折叠 的使用缓 解 了折 叠 电路实 现 高速 A／D 转换 器时 的带 宽 限制 ，同时 ，减小 了多 个差 分对 并 联 带来 的失 配误 差 。折叠 电路 将多个 过 零点信 息 整 合 到 同一条 折叠 曲线 中 ，从 而 减小 了整 个 电路 的 比较 器数 目。
折叠 电路 的结 构 如 图 5所示 ，电路 的 折 叠 系 数 为 3。三个并 联 的差 分对 正 负交 叉 连 接 到 负载 电阻 输 出端 。在折 叠 电路 工作 过 程 中 ，有 且 只 有 一 对 差 分对 工作 在 线性 区 ，其 余 两 个 差 分 对 的输 入 正 好 为 最 大值或 最小 值 ，两者 在输 出端 互相抵 消 。
为了达 到 良好 的 电 路性 能 ，需 要 两 个 相 邻 过 零 点 的间隔 AV 大于 每个差 分对 的线 性 范 围 △ 。折 叠 电路 过零 点漂 移 曲线 如 图 6所示 。
从 图 6可知 ，若 △ > ／xV ，即输入 线性 范 围过 大时 ，一个 差 分对处 于 线性 区 ，其 他并 联 的差 分对 也处 于线 性 范 围 ，这 会 影 响处 于线 性 区 的差 分 对 的过 零点 位置 。所 以 ，需 要 对前 级 放 大 器 的输 出 线 性 范 围和增 益 特性 进行 折 中 ，使得 相 邻 过 零 点 之 间 不 相 互影 响 。
折 叠 电路 的一个 设计 关键 点是 输 人为高 频 时 因 带宽 限制 引起 的输 出信 号摆 幅 的降低口]。为 了保 证 电路 在高 频条 件 下 的 良好 性 能 ，对 后 级 的 比较 器 电 路有更 高 的要求 ，因此增 加 了 电路 的设 计复 杂 度 ，从 而增 加 了整个 系统 的功 耗 。

与第 二级 8个 折叠 器输 出端 连接 的 幅度补 偿 电 路如 图 5(b)所 示 。输 出节点 。的寄生 电容 比节 点 Vn 的寄生 电容 小 ，增 大 了折 叠 电 路 的带 宽 ，电 路 的 速度 获得 提 升 。幅度补 偿 电路在 缓解 带宽 限 制 的 同 时 ，能实 现大 摆 幅 和 宽 线性 范 围 的输 出。宽 线 性 范 围能保证 插值 信 号 的 准 确性 ，以 较 小 的硬 件 消 耗 保 证 系统 良好 的高频 性 能 。幅度 补偿 电路 的幅值 补偿 曲线如 图 7所示 。可 以看 出 ，节 点 V。一 Vop的输 出 曲线 的摆 幅较 大 ，节 点 V 一 的输 出 曲 线 的 摆 幅 减 小 ，这 表 明采 用 幅 度补 偿 电路 后 提 高 了输 出 幅度 和线性 范 围 。

环形内插平均电阻网络

内插 技术 是利 用前级 输 出在过 零 点 附近 的 良好 线性 度来 产生 新 的过 零 点 ，从 整体 上减 小 前 级 预 放 大器 的个 数 。 内插 结 构 有 电 流 内插 和 电 压 内 插 结 构 。 **电压 内插 采 用 电 阻 内插 结 构 ，有 利 于 保 证 内插 信 号 的 良好线 性度 。**电阻 内插结 构可 以形 成 环形 平 均 电阻 网络 ，以实 现平 均失 调 。电 阻 内插 的首 尾 正 负交 叉连 接方 式在 一定 程度 上减 小 了平均 电阻 网络 带 来 的边 界 效应 。

本 文采 用 电阻 内插 网络来 实现 内插 过零 点 的产 生 。内插 误 差与 内插 系数 成正 比。在第 一级 内插 中 采 用 2倍 内插结 构 ，以 减小 前 级 的误 差 累 积对 整 个 A／D转 换 器 的影 响 。在 第 二 级 内插 中采 用 4倍 内 插 结构 。利 用 圆 图相 位 分 析 ，得 到 4位 插值 误 差 的 数 学模 型 ，如 图 8所 示[3]。

对 第二 级 8个 折 叠 器 的输 出进 行 4倍 插 值 ，采 用 8输 入 的 4倍 电 阻 插 值 模 型 ，产 生 32个 输 出信 号 。对 于折 叠后 的信 号 ，两 个 子 区 间对 应 的相 位 为 360。，因此 F ～F 对应 180。的相 位 。图 8中的 F1～ F8均为矢 量 ，其长度 代表 电压 的幅值 ，辐 角代 表相 位 信 息 。线段 F 一F2的长 度是 电压 矢 量 F 与 F2之 差 的模值 ，插值 电压 的效果 为终 点在线段 F 一F2上 的矢 量 。相应地 ，4倍 电阻插 值 的效 果是 将 线段 F1一F2进 行 四等分 。 由几何关 系 ，求 出相位 和误 差 △：

根据 理论分 析 可 知 ，4倍 内插 所 得 的 内插 信 号 有近 1 的相对误 差 。两个 相 邻 第 2级 折 叠 输 出 的 相位 间 隔对 应 4位 ，会导 致 0．16LSB的 INL误 差 。 因为 INL误 差值 小于 0．5LSB，所 以满 足 A／D转换 器 的最 小误 差 设 计 指 标 。综 上 所述 ，第 二 级折 叠 电 路 采用 4倍 内插 结构 可满 足 系统 的设计 指标 。 电阻 内插结 构 不 仅 可 以 实现 良好 的线 性 度 ，还 能形成 环形 的电阻平 均 网络 。 内插 结构 的平 均 电 阻 模 型 如 图 9所示 ]。

R 为 前级 放 大器 的负 载 ，R。为 内插 平 均 电阻 ，R 为 使用 内插 平均 电阻 之后 的 等效 输 出 电 阻 ，有 ：

采 用 平 均 电 阻 网络 后 ，节 点 处 的 电压 己， 是 由相邻 节 点 同处 于线 性放 大 区 的折 叠器 共 同作 用产 生 的 ，其 相互作 用关 系为 ：

第 i个 折叠 器处 于线 性放 大 区时 ，ai=1；第 i个 折 叠器 不处 于线 性 区时 ，ai=0。
同时处 于线 性放 大 区的折叠 器 的输 出信 号发 生 相 关性 时 ，以其 中 的任 意节 点为 中心 ，流 过平 均 电阻 的 电流会使 相 邻放 大 器 对 A／D转 换 器 的线 性 度 产 生 有 利影 响 。在 线性放 大 区 以外 ，电流被 限幅_5]。
因为 DNL值是 由两个 电压差值得到 的，所 以平均 网络更有利 于提高 电路 的 DNL特性 。对 于 N 个 同一 个 时刻处 于线性 区的内插信 号而言 ，DNL值会 减小为 原来 的 1／N。假 设 所 有 的 电 压 源 均 存 在 失 调 电 压 ，则失调方差与 R ，R 取值相关 ，其表达式为 ：

由 (7)式可 知 ，Rz减 小 ，则 DNL值 减 小 。但 是 ， R。的值 偏小 ，会 导 致 内插 信 号 的 增 益 不足 ，本 文 取 R ===R ／2。 内插 信 号 增 益 的减 小 可 通 过 比较 器 中 的预 放大 级得 到补偿 。

补充

补充一幅折叠内插ADC的电路原理图