FPGA入门到头秃
FPGA入门到头秃

modelsim产生：# MACRO ./DDC_run_msim_rtl_verilog.do PAUSED at line 14 错误

问题： HDL程序在Quartus II 中仿真综合均不会出错，但在通过Quartus II 软件调用modelsim软件进行仿真时出现错误：# MACRO ./DDC_run_msim_rtl_verilog.do PAUSED at line 14
错误

解决： 硬件程序中调用了单端口rom IP核，在调用IP核时对如下选项进行勾选：

modelsim产生：# MACRO ./DDC_run_msim_rtl_verilog.do PAUSED at line 14 错误_第1张图片
勾选后再调用便不会再出错

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