2）Cadence design entry hdl Tutorial原理图入门

从最基本的步骤，新建项目开始。
##1.1项目的组成
参考库是包含原理图符号（sym）的库，显示在原理图上的元件，代表实际的器件，包含封装型号。
a) Local libraries (design libraries) ：本地库/设计库，项目自动生成的。
b) cds.lib file，项目的库组织文件，包含引用库的路径。INCLUDE C/share/cdssetup/cds.lib或者DEFINE myproject_lib worklib。INCLUDE是把库包含进来，名字还是原来的名字，而DEFINE相当于另外取名字。
c） Project file (.cpm file)，才是真正的项目文件。
##1.2 创建项目(Project)的过程
step1:
step2:出现下图页面后，点击下一步

step3:

step4：总结

step5：出现下图页面表示新建项目成功，弹出成功对话框点击确定就行。

注意事项：
**a).**选择Allegro Design Entry HDL XL (Concept HDL Expert)工具.
**b).**名字必须是小写字母。
**c).**一个项目可以包含多个设计。

##1.3 创建原理图(Schematic)的过程
step1:

step2：

step2：

注意事项：
a). File - Edit Hierarchy - Ascend 命令可以在这个设计中上升或下降到不同的页面和级别。File – Return返回之前的页面。
**b).**有两种模式：
预选（Pre-Select ）先元件后命令和后选（post-select）模式_默认。Tools - Options-Tools - Options.选项下面可更改。Windows mode是适用于复制粘贴等操作 。Edit菜单下在Pre_select模式大部分是灰色的。我习惯Pre-Select
**c).**标题栏的名字解析如下图：

d). 加入边框
原理：页面边框当做元件。Component - Add-standard -cadence a size page
**e).**添加默认的页面边框Tools - Options-General - Page Border-standard-cadence a size page
**f).**Adding Text (Notes)添加文字Place - Note
**g).**添加元件并连线。Cadence为每个元件自动添加PATH属性。Wire - Draw.
**h).**添加端口Component - Add-INPORT/OUTPORT
**i).**添加电源和地
**j).**加入页面File - Edit Page/Symbol - Add New Page
**k).**创建总线连接，创建总线类似于创建线，但是使用的命名约定略有不同。先Wire - Draw,z在Wire - Signal Name < n-1…0>
l). Tapping a Bus从总线引出一根。先Wire - Bus Tap ，再Text - Change。 BN property (Bit Number)

**m).**指定物理信息，公差、温度等，hdl使用在Component Browser中的Physical Part Filter，与Part Table File (.ptf) 文件关联。终于知道ptf文件的作用了。

**o).**检查错误并保存。Tools - Options - Check指定检查的内容。

##1.4 优化原理图环境
**（a).**字体Tools – Options-Font.
**（b).**输出pdf原理图，先设置，Tools – Options-PDF，再File – Publish PDF.

**（b).**目录表the table ofcontents (TOC)，
step1:创建TOC symbol:双击页面边框-File – Save As to save the symbol

step2:Display – Origins，Text – Property.TOC_SYMBOL，TRUE放到原点



step3:File – Save,Text – Custom Text,CON_TC_SNO，点apply比较方便吧，重复添加，CON_TC_SNM，CON_TC_BNM，完成之后注意一定要重启hdl。



step4：实例化，加入自制TOC后，需要保存才会更新。

##1.5 原理图高级应用
（a). Using Groups使用群组，为什么使用群组？因为在对某一些元件进行单一重复操作时，例如移动复制等，使用群组可以统一操作。创建方法有三种：
**（a1).**表达式创建法。Group - Create - By Expression.

原理图中名字有PORT的元件会全部选中创建为一组。

**（a2).**矩形选中区域创建群组。
**（a3).**多边形选中创建群组。

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创建层次图，有两种方法：自顶向下和自下向上。
使用层次设计技术开发包含许多模块的复杂设计。这种方法对于重用许多相同电路功能的设计，以及对团队作业的设计部分进行隔离，都很有用。分层设计的结果是打印集易于阅读，设计产生的模块可以有效地调试。分层设计，例如结构化设计，减少了设计所需的数据输入和互连的数量，从而减少了出错的机会。创建分层设计是整个设计过程的自然延伸。
##1.5.1 自顶向下

原始的结构：

在自顶向下的方法中，您可以在高抽象级别上可视化设计。表示这种高级抽象的示意图包含逻辑上将设计划分为子设计的块。在使用所有块创建了顶层设计(也称为根设计)之后，您将创建对应于顶层设计中的每个块的示意图。这些示意图还可以具有块，这些块表示由低级示意图表示的进一步逻辑划分。当您清楚地了解设计的所有方面时，使用自顶向下的方法。在创建设计之前，应该知道接口信号的方向(in、out和inout)。

步骤：
1.添加新页，File - Edit Page/Symbol - Go To，输入页码2，Click Yes。
2.Block - Add加入一个Block,再重命名Block - Rename，重命名为TOP,有warming点击ok,输入小写自动转为大写。


3.Block - Add Pin - Input Pin/Output Pin,一定要注意引脚的输入输出类型方向

4.Wire - Draw加长引脚，赋予信号名

5.加入离页端口， Component - Add-inport/outport

6.save，遇到如下warning，点击ok,这样顶层就创建完成了。

7.下面开始创建底层原理图。顶层保存之后，会自动创建如下图的page1(3)的底层图，你只要在里面画上你的底层图就行了。

底层的出口信号名，要和顶层定义的一模一样，不然会报错。(PS：下图电路没有实际意义，只是我随意找了个元件，为了说明层次图的原理)

完
8.对于win10，win7系统，File - Open，可以创建新的design

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##1.5.2 自下向顶
1.概述：自下向上。有三个步骤：1创建符号。2实例化低级创建的符号。3改变顶级设计
2.创建了一个yuyuy设计。用的是1.5.1里面的底层电路 。

3.创建符号。Tools - Generate View-点击Generate，弹出对话框点击ok,再单击DONE

4.创建顶层File - Open新建一个页面，其实保存后就是一个设计了，框图symbol在Component - Add，注意是yuyuy_top.sch.1.1页面。

5.把yuyuyy_top设为顶层即可。

层次图如下：

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完结

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##1.6 下面是其他的一些备忘。

1.在层次图中低级的不管有几页最终都会合并成一个框，是指不同的信号名的，相同信号输出或输入端口会合并成一个。
在顶层每有一个框也就是实例，对应的左侧的层级关系图中就有一个层级。
上下级的端口的信号名可以不一样，端口名必须匹配，**也就是说，下级的输入输出端口的信号名，是上级的端口名，**但是不能没有，对应关系如下图所示：

2.在保存时有个netlist错误，重新生成symbol再保存就行了

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1. Plot 文件时可以选择打印的页

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2. 打包到pcb网表。
   如有错误查看log，用find查找器件，再Tools - Part Manager

3. 当添加Wire - Bus Tap,BN property属性会自动加上。

4. busname<20…5>,当引出tap的PN设置为7，引出的是bit7而不是bit12 。

5. 总线命名的形式：
   

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