同步时序电路和异步时序电路

同步时序电路与异步时序电路的区别：

同步：所有触发器共用一个触发信号源CP，
异步：所有触发器没有共用一个CP源，
同步：优点，所有触发器的状态同时刷新，信号延迟时间短，
缺点：结构复杂
异步：优点，结构简单，
缺点，触发器状态刷新不同步，信号延迟可能会累积从而出现状态异常。

简而言之：

同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。

异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，这有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。

在这里我用D触发器来很明显的体现出同步和异步的区别。先用verilog描述一个异步的D触发器，即就是当有时钟clk、reset、set、信号时该处发起都会随时发出响应。然后描述一个同步的D触发器，当有时钟脉冲时才会做出响应，而reset和set发生时只会等时钟发生变化才会做出响应。然后在测试用例中使用相同的信号，观察两个触发器的区别。

异步D触发器：

module D_yb(

input clk,

input rst,

input set,

input d,

output q

);

always @(posedge clk or negedge rst or negedge set)

begin

if(!rst)

   q<= 0;

else

if(!set)

 q<= 1;

else

q<=d;

end

endmodule

同步D触发器：

module D_tb（

input clk，

input rst，

input ser,

input d,

output q

）；

always @(poedge clk )

begin

if(rst)

   q<= 0;

else if(set)

   q<=1;

else

   q<=d;

endmodule

同步电路在数字设计中占绝对优势，和异步电路相比有以下优势。

同步电路的优点：

1，可以有效的避免毛刺的影响，提高设计可靠性，同步设计是避免毛刺最简单的方法。

2，简化时序分析过程

缺点：

最大可能时钟频率是由电路中最慢的逻辑路径决定的，也就是关键路径，意思就是说每一个逻辑的运算，从简单到复杂都要在一个时钟周期内完成，同步电路往往会出现逻辑延迟过大，使得系统频率降低，采用流水线的设计思想，将复杂的运算分为数个简单的运算，可以帮助提高系统频率。

时序图和分析：https://wenku.baidu.com/view/0c111a850740be1e650e9a92.html

作者：dongdongnihao_
来源：CSDN
原文：https://blog.csdn.net/dongdongnihao_/article/details/79602088
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