XILINX MIG IP核配置

MIG IP核简介

MIG IP核的时钟树

1. 当System Clock和Reference Clock从外部输入时，在FPGA options中按照实际布线情况选择单端或者差分；当这两个时钟由FPGA内部PLL或者MMCM产生时，选择No Buffer。XILINX建议这两个时钟与电路板直接连接，因为这样得到的时钟信号的jitter比PLL/MMCM输出的时钟信号的jitter要小；
2. 参考时钟要求为200MHz，当系统时钟设置为200MHz时，在MIG核配置界面可以不单独选参考时钟；
3. Reference Clock作为IDELAYCTRL的参考时钟，在DDR时钟速率小于667MHz时，为200MHz；当DDR时钟速率大于667MHz，根据FPGA选型，设为300/400MHz；
4. PHY to controller clock可选4:1或者2:1，对DDR的工作时钟进行分频，其输出作为用户时钟；
5. 关于Internal Vref，如果DDR的速率不高(不超过800Mbps)，可以使用内部电源代替BANK的Vref输入，节省管脚。可以通过下面约束语句对内部参考电压进行约束。

# 设置BANK14的内部参考电压为0.75
set_property INTERNAL_VREF 0.75 [get_iobanks 14]

读写时序

指令通道

信号	方向	端口描述
app_addr	in	BANK_ADDR + ROW_ADDR + COLUMN_ADDR
app_cmd	in	3bit，"000"表示写，"001"表示读
app_en	in	1bit，使能信号
app_rdy	out	1bit，空闲信号

注意：只有在app_en和app_rdy有效时，IP核才可以接受到用户端发送的app_cmd和app_addr。

写操作信号

信号	方向	端口描述
app_wdf_data	in	写数据
app_wdf_wren	in	写数据使能
app_wdf_end	in	最后一个写数据标志
app_wdf_mask	in	写数据掩码
app_wdf_rdy	out	写数据空闲

注意：在app_wdf_wren和app_wdf_rdy有效时，IP核才能接收到app_wdf_data。

写操作时序

以突发长度为8，数据位宽为16bit，对app_wdf_end信号进行说明：

1. 当PHY to controller clock选择4:1时，app_wdf_data位宽为128bit，其时序如下图所示

2. 当PHY to controller clock选择2:1时，app_wdf_data位宽为64bit，其时序如下图所示

突发长度设置为8，第二个数据才是当前突发的最后一个数据。这里的突发长度是指传输一次16bit位宽的数据计一次，并不是指突发位宽为8bit。

写命令和写数据之间的时序关系

1. 命令和数据同时发到IP核
2. 数据早于命令发到IP核
3. 数据晚于命令发到IP核

在1、2条件下，数据可以稳定传输，在条件3下，若数据晚于命令的时间不超过两个用户端的时钟周期，数据也可以准确传输，若大于两个时钟周期，数据传输无效。

读数据

需要注意的是，从DDR读数据时，数据一般不会立即返回，需要等待一定时间，具体的有效数据通过app_rd_data_valid信号指示。