zynq processor system reset

https://www.cnblogs.com/Ariza123/p/FPGA.html

1、slowest_sync_clk：连接到系统中最慢的时钟

2、ext_reset_in：FPGA外部输入的复位信号

3、aux_reset_in：辅助复位信号，配置如ext_reset_in

4、mb_debug_sys_rst:microblaze核debug的reset输入信号

5、dcm_locked：PLL的locked信号，如果系统有PLL则连接其locked信号到这个端口，如果无，此端口置1或者悬空。

输出端口：
1、mb_reset:输出到microblaze的复位信号

2、Peripherals_aresetn:外设复位信号，低有效

3、Peripherals_areset:外设复位信号，高有效

4、Bus Structure Reset：一些桥接器的复位信号，暂时不理解，很少使用

5、Interconnect_aresetn:内部互联复位信号


Sequencing of reset signals coming out of reset:
a. Bus structures come out of reset (Interconnect and bridge)
b. Peripherals come out of reset 16 clock cycles later (UART, SPI, IIC)
c. The MicroBlaze™ processor comes out of reset 16 clock cycles after the peripherals

复位的顺序为bus 和interconnect ，然后是periphral ，然后是microblaze 复位

• Both the external and auxiliary reset inputs are selectable as active-High or active-Low.

外部复位和辅助复位可以选择电平。