FPGA之Verilog语言15___常用系统任务

FPGA之Verilog语言15___常用系统任务

1.用来输出信息的 $dispaly $write ，他们的用法和c语言很类似

2.用来打开文件 $fopen ，注意文件描述符的原理

3.用于写文件 $fdisplay $fmonitor $write $fstrobe

4.用于关闭文件 $fclose

5.显示层次的%m，且无需参数，如 $display(“Display in %m”)

6.选通显示 $strobe 在时钟沿的赋值结束后显示数据 $display 在语句执行前显示数据

7.值变转储文件（VCD）

$dumpfile ，将仿真信息转储到某个文件中

$dumpvars ，信号指定转储

$dumpon ，转储启动

$dumpoff ，停止转储

$dumpall ，转储所有VCD变量的现行值