Verilog 语法点使用————（持续更新）

参考于夏玉文老师的《Verilog数字电路设计系统教程》

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1，`define--宏定义

2，数组

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1，`define--宏定义

1，定义方法

其中`为英文字符字符下的“~”。

2，使用方法

`include "defines.v"

要将你定义的宏引入

注意：

1，同时，字符串后面不用（也不能）加；

区分于paramater,localparam（后续填坑）,

2，数组