【Verilog】变量声明中的tips

%备查

Cummings经典论文阅读笔记，第一篇，论文是A Proposal To Remove Those Ugly Register Data Types From Verilog.

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reg还是wire？

在给变量赋值时，什么时候用register类型什么时候用net类型，这个问题经常犯迷糊。

net型，线网型，主要有以下类型: wire、tri、supply1、supply0、wor、trior等等等等，wire是最主要的类型。
register型，寄存器型，主要有reg、integer、real、time、realtime等，reg用得最多，integer在testbench里面会用到。

怎么使用这两种类型? 先看两段Verilog代码

module and1 (y,a,b);
  output y;
  input a,b;
  wire y;

  assign y = a & b;
endmodule

和

module and2 (y,a,b);
  output y
  input a,b;
  reg y;

  always @(a or b)
  y = a & b；
endmodule 

这两段代码都会生成一个两输入与门，但第一个例子用的是wire，使用的是连续赋值；第二个例子用reg，为过程赋值。可以把连续赋值理解为，y=a&b这个语句是一直在执行的，y一直被触发更新；而过程赋值理解为，当a或b其中有一个有变化时，y=a&b这个语句才被触发执行，当a或b不变时，语句不执行，y保持不变，这也是为什么在always敏感量列表里面要把输入的变量写全。将第一个例子里的wire y;改成reg y;或者将第二个例子里的reg y;改成 wire y;编译器都会报错。因此给出以下规定：
在过程块中被赋值的变量，一律设为register型，非过程块中被赋值的变量一律为net型。
遵循这个法则，在使用的时候必定不会出错

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变量声明时要写全

• 任何赋值语句左边的不是输入输出端口的变量，都需要被声明。
• 输入端口的wire型变量可以不声明
• reg型的变量必须声明
  以下是合法的声明
  output reg y; output y;reg y; module (output reg y; input a, b, c);

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变量声明时位宽要写清楚

很多变量在声明的时候没有写清楚位宽，被当做总线在用，如果不说明位宽，例如下面代码中的tmp默认是一位宽。编译时并不会报错，但写testbench进行仿真时，只有a[0]被赋给tmp，而y[7:1]则全部被拉到0；因此在变量声明过程中，最好将变量的位宽写清楚以免出现刚刚的问题。wire [7:0] tmp;

module inverter8 (y, a);
  output [7:0] y;
  input  [7:0] a;
  wire tmp;

  assign tmp = ~a;
  assign y = tmp;
endmodule