matlab的HDLcoder,MATLAB发布新产品模块——Simulink HDL Coder_虚拟与仿真

将Simulink模型和Stateflow框图生成可综合的HDL代码

Simulink HDL

Coder可以把Simulink模型和Stateflow框图生成bit-true、cycle-accurate、可综合的Verilog和VHDL代码。自动生成的HDL代码是独立于目标器件的。

通过使用工业标准化设计工具，可以对自动生成的HDL代码进行仿真和综合，并进一步映射到FPGA和ASIC芯片上。另外，通过形式验证工具或功能验证工具，可以使用自动生成的HDL代码来验证已有的HDL代码。

Simulink HDL Coder还可以自动生成测试激励程序，通过使用HDL仿真工具来对生成的HDL代码进行快速验证。

特点：

将Simulink模型生成可综合的HDL代码； 将包含Mealy /

Moore有限状态机以及控制逻辑的Stateflow框图生成可综合的HDL代码； 生成符合IEEE

1076标准的VHDL代码和符合IEEE 1364-2001标准的Verilog代码；

bit-true、cycle-accurate的HDL代码，与Simulink模型的设计指标保持一致；

将多速率Simulink模型合并在一个HDL时钟域中； 对于经常使用的Simulink模块，可以选择多种HDL代码实现结构；

可以从一个大的Simulink模型中选择一个子系统进行HDL代码生成； 可以重复使用已经生成的IP HDL代码(与Link for

ModelSim一起使用)； 生成仿真和综合脚本文件；

使用Simulink HDL Coder

Simulink HDL

Coder的出现，填补了系统设计和硬件实现之间的鸿沟。生成的HDL代码是可综合的，并且与已有的Simulink系统模型指标完全一致，可用于信号处理算法的快速设计、验证和原型开发。通过使用Simulink

HDL

Coder，用户可以首先在Simulink和Stateflow中构建系统模型，然后对模型中的数据通路和控制逻辑进行HDL代码的生成。Simulink

HDL

Coder中提供了多个选择，用户可以控制最终HDL代码的类型和结构。通过内嵌的图形用户界面(GUI)和一个代码生成控制文件来实现自己的选择。用户可以设置与Verilog和VHDL语言相关的一些信号特性，比如：极性(polarity)、类型(type)、端口名称(port

name)等。同样也可以定义一个默认的HDL代码生成模板，在整个设计团队中让大家来使用这个统一的模板。使用自动生成的Verilog和VHDL代码，还可以进行快速原型开发，对手写的HDL代码进行形式和功能的验证，或者其它应用。Simulink

HDL Coder生成的仿真和综合脚本文件可以帮助我们对设计成果进行快速的仿真和综合。

与Link for ModelSim的结合

当联合使用Simulink HDL Coder和Link for

ModelSim的时候，可以将已有的HDL代码和IP模块，比如内存和硬件宏，加入到Simulink模型中。把一个Link for

ModelSim模块放入Simulink模型中，定义好I/O端口，并与已有IP的I/O端口相对应。带有Link for

ModelSim模块的子系统生成的HDL代码中包含与IP的端口定义，这样用户就可以把自己的IP与自动生成的HDL代码集成在一起。