异步复位-同步释放(Asynchronous Reset-Synchronous Release)

异步复位-同步释放

前言

异步复位，同步释放的理解

这篇博文讲述了异步复位-同步释放的背景，具体实现，非常详细，结合Xilinx官方文档WP272比较有益。

但是看下来仍然有几个问题。

问题

1. 文档中描述到，采用异步复位-异步释放时，可能出现后续被复位系统中的一部分flip-flops在A时间段内复位释放，从而在本周期的时钟上升沿就回到有效状态；同样，被复位系统中的一部分flip-flops在C时间段内复位释放，从而需要在下一个周期的时钟上升沿才能从复位状态回到有效状态；对于在B时间段内收到复位释放信号的flip-flops来说，由于此时已经不满足建立时间要求，这部分触发器进入亚稳态，状态不稳定，不知道到底是否跳出了复位状态。如下图。

如此，对于在Device端发出的复位释放信号而言，文档描述的意思就是这个信号达到各个flip-flop的时间存在差异，从而导致所有触发器没法在同一个安全的时刻跳出复位。因此，异步复位-同步释放所要解决的问题就是让所有触发器都能够在相同的时钟边沿得到复位释放（也就是释放信号传到各个下级时都是稳定信号，不存在有的是不稳定信号，有的是稳定信号的情况）。

主流描述的实现异步复位-同步释放的方法就是打拍，有的2拍，有的4拍，据华为工程师的说法，1Ghz以内打2拍，以外打3拍，减小出错率，这里以Xilinx文档中打4拍为例。

至于输入端接高电平信号还是接低电平信号，由具体采用的器件厂家决定，Xilinx器件为高电平复位，因此输入端接低电平以实现复位释放。

需要注意的是，打拍后的信号不一定就是设计者期待的电平，因为打拍时若出现了亚稳态，此时采到的是一个不稳定信号，无法准确说它是高电平还是低电平。但是，对于设计来说，后级应该具备兼容打拍时出现的信号并不是期望信号的能力。异步复位同步释放所要解决的问题是，同样一个操作，在不同的时刻进行，应该得到同样的结果，而不是有时候是稳定的，有时候是造成亚稳态。

模拟一个真实的复位再复位释放的状态（Xilinx复位后输出高电平，所以也叫异步置位，同理，复位释放后输出低电平）。

某时刻，Asynchronous Reset信号有效（对于Xilinx为高有效），从而FDP(指异步置位型触发器)四个触发器皆输出高电平，后续FDR（同步复位型触发器）收到高电平信号进入复位状态。注意此时，FDP四个触发器皆输出高电平。

一段时间后，Asynchronous Reset回到低电平，这个动作叫做复位释放，且这个动作是异步的。

如果这个Asynchronous Reset回到低电平的动作恰好出现在不满足建立时间的B时间段内，对于FDP第一级触发器而言，输入D端直接接地，从而其输出有从高电平变低电平的可能性，对于亚稳态来说，也即输出处于一个强度不确定的状态，可能仍处于逻辑1，也可能处于逻辑0，因此如果只有这一级触发器，其输出信号作为复位或复位释放信号接到后续系统是不安全的。

为什么只分析FDP第一级触发器呢？因为对于FDP后续的第2,3,4级触发器而言，在复位状态时其输入信号端口皆为高电平信号，在Asynchronous Reset信号变为低电平时刻，除了第2级触发器的输入信号端可能成为强度不稳定的信号外，这三级触发器的输出状态不会发生变化，仍然是输出稳定的高电平，也正是因为这三级触发器的存在，即便第1级FDP触发器的输出可能是强度不稳定的信号，但是在经过3个周期后，这个不稳定早已经大大减弱或消失了，实际上对于大部分系统而言，亚稳态造成的不稳定时间都维持不了一个周期，第2级触发器采到的信号就已经非常稳定了。

经过4个周期后，输入端的低电平信号传导第4级初发起的输出端，这个就是复位释放信号，而这个信号是与Clock同步的，因而起名为同步释放。

以为这就完了吗？咱的问题还没开始呢，哈哈

上面的解释都是主流解释，但是，细细考虑，回到本心，我们费那么大劲搞出个同步释放为了啥？为了后续系统中所有触发器都能在同一个时刻收到复位信号吗？

如果真是这样的话，我们第一幅图中Reset at Device Pin就已经达到这个目的了，毕竟这个信号只有一个，之所以会出现我们描述的一部分flip-flop在A时间段收到复位释放信号，一部分在B时间段进入亚稳态，一部分在C时间段收到复位释放信号，这都是由于各个flip-flop的Pin脚收到Reset an Device Pin信号时间长短不同导致的。

现在我们好不容易通过打拍电路实现了复位释放信号与时钟沿同步，它与Reset at Device Pin信号唯一的区别就是这个信号是与时钟同步的，但是如果前面提到的各个flip-flop收到复位信号的时间长短的问题仍然存在，即便我们产生了与时钟同步的复位信号又能怎样呢？不照样可能存在一部分落到了A段，一部分进入B段，一部分进入C段的问题吗？

解答：应该说，异步复位，同步释放的目的，确实是为了让后级的触发器能够在同一时刻收到释放信号，而且因为我们前面的分析都是基于理想的情况，实际上由于触发器Tco的存在，这个复位释放信号是可以满足建立时间要求的。在FPGA设计中，布局布线所导致的延时偏差应该是被Tco兼容的，因此，异步复位，同步释放并不是用于解决各个引脚由于延时不同而导致亚稳态的情况，而是为了保证，每一次进行相同的复位操作，复位释放都是满足建立保持时间的，不会是这一次满足，下一次不满足，并且传到下一级触发器的信号都是一致的，从而结果是可以预期的。

2. 上文中得到的同步释放信号是与时钟同步的，也即同步释放信号处在时钟边沿，这不正好掉到亚稳态的碗里去了吗？
   一种可能的解释是，对于一般的亚稳态情况，均是信号本身的压摆率不够大，时钟边沿采到的是中间的变化，不是一个稳定的信号值，而对于本文设计得到的同步释放信号而言，其与时钟保持完全同步，若认为时钟信号为绝对的压摆率无穷大的跳变，同步释放信号也是压摆率无穷大的跳变，这时触发器接收到的信号也是稳定的。

根据引用：“FDP会进入亚稳态的条件是什么？一是异步释放非常贴近时钟沿，二是 FDP 输入D在时钟沿附近发生跳变。”这里的同步复位释放不符合第一个条件。第二个条件是可能满足的。

解答：因为前面的分析均是理想情况，其实FPGA设计必然存在Tco，这个时间的存在将使得所有操作均满足建立保持时间，异步释放必然延迟于时钟沿Tco时间。

文中的问题笔者均想了好久，可能有不合理之处，望高人予以指正与解答。

解答：问题应该都解释得差不多了，期待后续还有补充。