利用modelsim与quartus设计四位全加器与逻辑电路图

学习目的：采用modelsim集成开发环境，利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器
【学习内容】
加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。
实现多位二进制数相加的电路称为加法器,它能解决二进制中1＋1＝10的功能（当然还有 0＋0、0＋1、1＋0）.
设计步骤：(1)建立新工程项目：打开modelsim软件，进入集成开发环境，点击File→New project

(2)立文本编辑文件：点击File→New在该项目下新建Verilog源程序文件adder_4bit.v 并且输入源程序。

(3)编译和仿真工程项目：
在verilog主页面下，选择Compile— Compile All或点击工具栏上的按钮启动编译，直到project出现status栏全勾，即可进行仿真。

4.然后再利用Quartus构建加法器，打开Quartus点击New Produject Wizard----编辑文件名然后一直点next


然后再编入源程序即可成功调出逻辑电路图

通过设计4位全加器，熟练了原理图输入方法，学会使用Verilog语言输入方法，也能较灵活地使用modlesim与quartus软件。
由时序图可以看出实现了4位全加器的功能,Verilog的程序设计是正确的，实验是成功的。