Verilog学习

1.模块介绍

        对大型的数字电路进行设计时，可以将其分割成大小不一的小模块，每个小模块实现特定的功能，最后通过由顶层模块调用子模块的方式来实现整体功能，这就是Top-down的设计思想。

        模块在概念上等同于一个器件，就如调用通用器件（与门）或通用宏单元等，一个模块可以在另一个模块调用，一个电路设计可由多个模块组合而成，一个模块的设计只是一个系统设计中的某个层次设计。

程序计数从0开始到7，总共是8，所以一般是定义好的-1

reg是寄存器型，wire是线型，后面详细讲述，多少位宽表示多少根线

核心部分是功能部分，除了上述还有一个模块例化部分，也就是说明一个芯片怎么连接，实现几个USB接口连接到同一个地方，一般是连接到几个IO口连接到一个晶振上面，也就是面向对象的实例化。

从左到右，左边是原来的模块的接口，右边的指的这一层的接口，这就是所谓的例化。

不加点的时候是按顺序来连接的，按名字关联，这样不会出错。

2.信号位宽

        自己学会打开电脑计算器用二进制计算某一个数

 

 

调到计算器模式，根据那个BIN里面有几根线也就是有多少根线

 

没有写【】就默认是1位线宽。

 

 

这就是wire和reg的区别，注意区分。 

3.功能描述-组合逻辑