Quartus中signaltap中的waiting for clock

waiting for clock 或者acqusition in progress直接看问题二
问题困扰我了好久，是跟着师兄在做项目，从15f开发板到115f开发板，我想着这还不简单！
修改下device ；修改下引脚即可

问题一：版本不兼容，Quartus15.0和13.0

很不巧我用的13.0，然而他是向下兼容，综合编译不成功报错
搜索后得知将ip.qip文件中的“set_global_assignment -name IP_GENERATED_DEVICE_FAMILY “{Cyclone IV E}””删除即可

问题二：引脚配置不知道选哪个

开发板资源i/o口感觉过多，不知道选哪个clock，只能靠感觉选，这很不好！做完这个要把每个IO口是干啥用的搞搞清楚{flag①}
就在signaltap波形中出不来波形一直显示waiting for clock

这里进行修改，关于Waiting for clock的正确修改方法：是将下图中的红圈内的clock正确选择后，重新进行编译

百度结果如下：

  1. 检查时钟引脚配置（pin planner）引脚是否配置正确
  2.检查硬件时钟输出，是否有波形
  	有源晶振通常上电就有输出，出问题可能性较小
  	无源晶振太容易出问题了，动不动就不振荡
    两侧的电容大小是否配的相同？
   	两侧电容接法是否正常，通常两侧电容另一边接地较容易起振

  3. STP的采样时钟
	采样时钟的选择是否合理（公用其他时钟容易出现该现象）
    采样深度是否合理，可以适当修改（暂时并不清楚多少算合适，继续学习吧）
	建议使用PLL单独倍频一个时钟信号，只用于当STP采样时钟

经过修改clock引脚将PIN_A15修改为PIN_Y2使得clock得以恢复正常

还有个问题,在选择基本时钟时选取Design Entry下的list中的clk

才会出现波形！
还有个小问题，signal中的波形显示一半，即不连续显示，
当signaltap中的触发条件只触发一次抓取时，点击Stop Analysis后抓取的波形就会消失；
当我们改变条件触发是连续触发，信号被连续抓取时，Stop后抓取的信号就会依然存在！
改天一定写一篇关于signaltap 的专篇总结下遇到的小问题，逐步提高！
冲！