4位并串转换器

Verilog语言设计4位并串转换器
module pal_serial(clk,reset,en,in,oute);
input clk,reset,en;
input[3:0] in;
output out;
reg [3:0] tmp;
always@(posedge clk)
begin
if(!reset)
tmp<=4’h0;
else if(en)
tmp[3:0]<=in[3:0];
else
tmp[3:0]<={tmp[2:0],1’b0};
end
assign out=tmp[3];
endmodule