System Verilog byte 赋值给bit，输出为二进制和十进制，加减法注意事项

用questsim10.6c可以知道结果为bv = 'b11111111,'d -1，这是因为输出二进制的时候，原本10000001会先反码为01111110，再加一变成补码，即结果八个1。其实在做减法的时候也一样，会先将减数先反码再加1为补码，减法的执行原理就是这样的。

module tb;
  bit  signed [7:0]     bv;
  byte                  bt;

  initial begin
    bt = -1;
    bv = bt;
    $display("bv = 'b%b, 'd%d", bv, bv);//bv = 'b11111111,'d -1
  end

endmodule
 

另外加法的时候好像左右变量要一样的位数，减法不用一样。

reg [257:0] a, b;
reg [257:0] c, d;
wire [257:0] out1, out2;
reg n1, n2;
wire [255:0] P;

assign out1 = a + b + cin1;
assign out2 = c + d + cin2;

begin
a = {2'b0, a};//为啥a左边补00，好像是加法要和左边一样位数，减法不用
b = {2'b0, b};
c = out1;
d = ~P;//d比P多两位
n1 = 1'b0;
n2 = 1'b1;
end