Verilog HDL中模块(module)

模块是Veilog HDL语言的基本单元，它代表一个基本的功能块，用于描述某个设计的功能或结构以及模块通信的外部端口。

• 一个模块主要包括：模块的开始与结束、模块端口定义、模块数据类型说明和模块逻辑功能描述这几个基本部分。
•   模块的开始与结束：以关键词module开始，以关键词endmodule 结束的一段程序，其中模块开始语句必须要以分号结束。     
• 端口定义：用来定义端口列表里哪些是输入（input)、输出（output）和双向端口（inout）以及位宽的说明。
• 数据类型说明：数据类型在语言上包括wire、reg、memory和parameter等类型，用来说明模块中所用到的内部信号、调用模块等的声明语句和功能定义语句。
• 逻辑功能描述：用来产生各种逻辑（主要是组合逻辑和时序逻辑）。主要包括以下部分：initial语句、always语句、其他子模块实例化语句、门实例化语句、用户自定义原语实例化语句、连续赋值语句（assign）、函数（function）和任务（task）