verilog语言实现四位比较器

姓名：杨汉雄

学号：19011210569

【嵌牛导读】Verilog HDL是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL和VHDL是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由Gateway Design Automation公司开发。两种HDL均为IEEE标准。

【嵌牛正文】

        Quartus II 是Alter的综合性CPLD/FPGA开发软件，原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。本次实验使用verlilog语言在QuartusII的环境下实现四位二进制数比较器。

        在各种数字系统尤其是在数字电子计算机中，经常需要对两个二进制数进行大小判别，然后根据判别结果转向执行某种操作。用来完成两个二进制数的大小比较的逻辑电路称为二进制比较器。在数字电路中，二进制比较器的输入是要进行比较的两个二进制数，输出是比较的结果。

四位二进制数比较器真值表

        从功能表可以看出，两个4位数的比较是从A的最高位A3和B的最高位B3进行比较，如果它们不相等，则该位的比较结果可以作为两数的比较结果。若最高位A3=B3，则再比较次高位A2和B2，余类推。显然，如果两数相等，那么，比较步骤必须进行到最低位才能得到结果。 真值表中的输入变量包括A3与B3、A2与B2、A1与B1、A0与B0和A与B的比较结果。其中A和B是另外两个低位数，IA>B、IAB、IAB=IA

四位比较器代码

        在QuartusII创建一个WVF文件，设置仿真器参数：将仿真器的仿真结束时间设定为 1s，仿真时间步长设定为 10ms；输入信号 a、b 为无符号数十进制类型，输出信号 lg、eq、sm 为二进制类型；输入信号 a、b 为 10ms 周期的随机数。

4位二进制比较器的波形设置及仿真结果