verilog寄存器复用小技巧

在编写较为复杂的电路时，寄存器往往需要进行复用。对于非常大的电路来说，一般会设置一个支持寻址的寄存器堆，然后像CPU那样使用微码来控制寄存器的访问。但如果我们要编写的电路模块对寄存器的访问并不需要这么灵活的方式，也就是说在主状态机的不同状态下只有几种固定的访问模式，这时可以采用名称复用的方法来进行，避免使用可寻址寄存器堆而产生额外的开支。举例如下：

使用场景

假设我们经过寄存器复用优化后，总共需要256个寄存器，主状态机共有4个状态，其中各状态下寄存器的使用状况如下表，其中寄存器堆定义为[255:0]regfile.

状态	变量使用
S0	[255:0]a = regfile
S1	[127:0]b = regfile[255:128], [127:0]c = regfile[127:0]
S2	[255:0]a = regfile
S3	[127:0]c = regfile[255:128], [63:0]d = regfile[63:0]

名称复用示例

名称复用是指，不定义新的寄存器堆，而是通过在寄存器堆上连线的方式来复用寄存器，达到不同状态进行不同计算的目的。代码如下：

module example(
	input clk,
	input rst_n
	);
	reg [1:0]state;
	wire [1:0]state_t;
	
	reg [255:0]regfile;
	wire [255:0]regfile_t;
	
	wire [255:0]a;
	wire [255:0]a_t;
	wire [127:0]b;
	wire [127:0]b_t;
	wire [127:0];
	wire [127:0]c_t;
	wire [63:0]d;
	wire [63:0]d_t;

	assign a = regfile;
	assign b = regfile[255:128];
	assign c = (state == 2'd3)?regfile[255:128]:regfile[127:0];
	assign d = regfile[63:0];
	assign a_t = yourcode//计算a的组合逻辑
	assign b_t = yourcode//计算b的组合逻辑
	assign c_t = yourcode//计算c的组合逻辑
	assign d_t = yourcode//计算d的组合逻辑
	assign state_t = yourcode//状态转移逻辑
	assign regfile_t = (!state[0])?a_t:(state[1])?{c_t, 64'd0, d_t}:{b_t, c_t};
		//由于在状态3时中间有64个寄存器没有使用，需要进行填充。此处我们直接补零。
	always @(posedge clk or negedge rst_n) begin
	if(!rst_n)begin
		state <= 2'd0;
		regfile <= 256'd0;
	end
	else begin
		state <= state_t;
		regfile <= regfile_t;
	end
	end
	
endmodule