MIPI D-PHYv2.5笔记(20) -- High-Speed Data-Clock Timing

        PHY是在Forward Direction中的源同步接口(source synchronous interface)。无论是处于Forward还是Reverse信号模式,只能有一个时钟源。在Reverve Direction中,时钟是在Forward Direction中被发送的。

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 图1 Conceptual D-PHY Data and Clock Timing Reference Measurement Planes

High-Speed Clock Timing

         链路的Master侧发送差分时钟信号到Slave侧用于数据采样。这个信号是一个DDR(half-rate)时钟,时钟信号每个数据bit时间有一次转换。所有用于正确的数据采样时序关系,都是相对于时钟转换来定义的。因此在实现方案上,时钟可能使用频率扩展调制(frequency spreading modulation)来降低EMI。

        DDR时钟信号要和数据信号维持正交相位关系。数据在时钟信号的上升沿(rising edge)和下降沿(falling edge)上被采样。这里的“上升沿”指的是差分信号的“上升沿”,即CLKp - CLKn("- "表示减号),对于“下降沿”,意义是类似的。因此时钟信号的周期是两个连续的瞬时data bit times之和(sum of two successive instantaneous data bit times)。

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 图2 DDR Clock Definition

         从图1中可以看到,产生DDR时钟和发起串行数据的时钟源是同一个。由于时钟和数据信号共同传播在一个特定偏斜(skew)的通道上,接收器中时钟可以被直接用来采样数据信号线。对于正在进行的Burst,系统能够适应UI中的瞬时变化,这个变化由\Delta UI所定义的。作为一个转发时钟(forward clock)链路 ,预期跟踪到的低频抖动(low frequency jitter)最大到data\ rate/20。比如:

  •         225MHz at 4.5 Gbps
  •         125MHz at 2.5Gbps
  •         75MHz at 1.5Gbps

        超过data\ rate/2的高频抖动能够被忽略。

        关于时钟抖动和偏斜的资料,可以参考一下这篇文章:

https://www.cnblogs.com/amxiang/p/14958329.htmlicon-default.png?t=N2N8https://www.cnblogs.com/amxiang/p/14958329.html        被允许出现的瞬时UI变化能导致大的、瞬时的数据速率变化。因此设备要带适当的逻辑功能来适应这些瞬时变化。推荐的一些方法,比如除了PHY外,带一个适当的FIFO逻辑,或提供一个精确的时钟源到Lane模块来消除这些瞬时变化,或者设计一个PHY之外的数据接收器(data sink outside the PHY)来容忍UI变化。

        设备要符合Period Jitter限制。

        当SSC(Spread Spectrum Clocking)禁用时,Period Jitter被定义为一个时钟周期的峰峰偏差(peak-to-peak deviation)比上连续32k时钟周期的平均值(这里不太理解,原文是"the average of 32 k periods of continuous clock cycles")。

        当SSC启用时,Period Jitter被定义为一个时钟周期的峰峰偏差比上一个或多个完整的SSC调制周期的平均时钟周期。

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图3 Clock Signal Specification

        

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