从零开始学习信号完整性-9-电平接口（2）

今天介绍HSTL、SSTL和ECL电平

HSTL电平

HSTL（High – speed Transceiver Logic）、SSTL (Stub Series Terminater Logic)电平都是应用于存储器接口的单端信号电平，它们的输入输出结构都有很大的相似之处。HSTL电平应用于大部分SRAM以及QDR、QDRII SRAM高速存储器接口，支持工作频率一般都在200MHz以上。

工作电压

HSTL电平的输出是反相器结构，输入是差分结构其中一个输入端接输入信号另一个在芯片内部连接到外部由用户提供的参考电压上。HSTL工作需要四个电压：

1. HSTL芯片的功率供电电压VDD。VDD电压并没有在JEDEC规范中明确指出不同的芯片可能会不同，3.3V、2.5V或者1.8V、1.5V都有可能。
2. 芯片输出buffer供电电压VDDQ，JEDEC规定了HSTL电平的VDDQ典型值为1.5V这就决定了其输出电压的摆幅0~1.5V。

接收器buffer的参考电压VREF。通常情况下VREF电压为VDDQ/2 = 0.75V，但是由于HSTL输出buffer种类的不同、采用端接方式不同，VREF电压也会不同。参考电压VREF作为输入信号的判别标准，HSTL电平的VIH的最小值和VIL的最大值都是依据VREF设定的，因此VREF电压对噪声要求非常严格一般需要控制在1~2%以内。

接收端的端接电压VTT。VTT电压并非是必须的，对于数据信号芯片内部可能已经集成了片上端接，对于地址控制线在拓扑结构简单的情况下完全可以采用源端匹配或者直连的方式实现。

 HSTL电平的四个工作电压

HSTL电平的输入逻辑

HSTL的单端输入逻辑电平定义了AC和DC两个值，AC规范在DC规范外面100mV。这种定义对于高增益差分接收器是非常重要的。AC值表明了接收器必须满足的时序规范电平，即只有信号的边沿超过了AC电平值才会被认为是有效电平。DC电平的意义就在于清晰的定义最终的逻辑状态，也就是说信号在维持稳定电平时只有高电平不跌落到VIH(DC)的最小值以下、低电平不超过到VIL(DC)的最大值以上就能够保证接收器能够正确的接收数据。

HSTL电平单端输入逻辑

参数	最小值	最大值	单位
VIH(DC)	VREF+0.1	VDDQ+0.3	V
VIL(DC)	VSS-0.3	VREF-0.1	V
VIH(AC)	VREF+0.2		V
VIH(AC)		VREF-0.2	V

由于VREF电平为参考定义，在对称模式下（VREF=0.75V）HSTL电平的高低电平噪声裕量都能够达到0.65V。这就使得我们能够采用并联端接解决信号完整性问题，而对于TTL、CMOS电平在前面第二章将阻抗匹配时已经提到一般不能采用并联端接，这也是为什么HSTL电平能够应用于高速存储器的原因。

HSTL电平也支持差分输入，相比单端信号需要额外关注的参数为差分幅值VDIF(AC)\ VDIF(DC)、共模噪声VCM(DC)、以及交叉点的范围VX如下表所示：

HSTL电平差分输入逻辑

参数	最小值	最大值	单位
VIN(DC)	VSS-0.3	VDDQ+0.3	V
VDIF(DC)	0.2	VDDQ+0.6	V
VCM(DC)	0.68	0.82	V
VDIF(AC)	0.4	VDDQ+0.6	V
VX	0.68	0.82	V

        HSTL有四类输出Buffer类型，其主要不同在于输出电流的驱动能力以及支持的端接和匹配方式。表3中列出了四类输出Buffer各自支持的端接、匹配方式。

1. HSTL输出Buffer及端接方式对比

Buffer类型	支持端接类型	源电流IIH （mA，min）	吸电流IOL （mA，max）
I 类	无端接和集总容性负载	8	-8
	对称并联端接	8	-8
II 类	源端串联匹配	16	-16
	对称（双）并联端接	16	-16
III 类	非对称并联端接	8	-24
IV 类	非对称双并联端接	8	-48

其VREF电平来说，对称端接VREF = VDDQ/2，此时VTT = VDDQ/2；非对称端接中VREF =0.9V，此时VTT =VDDQ。并联端接指的就是末端接上拉电阻到VTT，双并联端接指的是源端末端都需要上拉电阻到VTT。

由上表可以看出：

• I类输出buffer驱动电流最小且端接匹配方式最为简单，适用于负载比较轻不需要太大驱动能力的情况；
• 对于II类输出Buffer只是在I类的基础上增大了驱动能力（或者减小了输出阻抗），此时接收端信号如果存在过冲就可以使用远端串联匹配；
• 对于II类输出Buffer可以使用对称并联匹配，或者对称双并联端接，需要注意的是双并联端接肯定会降低接收信号的幅值有可能会使噪声裕量变小。同时双并联端接增加了器件个数不利于高密单板的设计；
• 使用并联端接无疑要增加一个VTT电源，也可以采用戴维南匹配的方式等价实现VTT端接的效果；
• 由于III类输出Buffer的VTT=VDDQ这就导致其吸电流会比对称端接情况要大，IV类Buffer的双并联端接吸电流相比III类buffer的还要增大一倍；
• 并不是说所有的HSTL电平芯片都会定义四种输出Buffer类型，最常用的就是I类和II类。

下图为III类buffer的非对称并联端接和IV类的非对称双并联端接示意图。

 ​​​​​​​ （左）III类buffer，非对称并联端接；（右）IV类buffer，非对称双并联端接

SSTL电平

SSTL电平是为了保证存储器系统更高的数据吞吐率而定义的，它的优点就是能够驱动多个负载，提供更小的信号摆幅、更快的信号边沿。专门为高速存储器的应用开发而制定，特别针对于单双沿采样的SDRAM，如DDR SDRAM、DDR2、DDR3等，支持的工作频率在333MHz以上其中DDR3的最高速率已经达到了2133Mbps，更高速率的DDR4也是采用SSTL电平和POD电平。

SSTL电平的输入结构基本上和HSTL相同，也是采用差分输入结构。差分一端接输入信号，另一端需要一个参考电压信号VREF。参考电压信号由所有存储器件和控制器共享，设计时需要保证控制器和存储器之间的压差要足够小，一般噪声都控制在1~2%范围内。类似HSTL电平，SSTL电平的输入门限也定义了AC和DC两个值，且都是参考VREF进行定义。

对于SSTL电平供电电压需要和HSTL电平基本相同。标准中并没有指定芯片功率供电电压VDD一般要求VDDQ要小于VDD。其中VTT是可选项，只是为解决DDR地址控制线的信号完整性问题所准备；VREF电源可以用分压电阻对VDDQ进行分压获得。在某些不需要使用VTT的情况下可以只用一个VDDQ电源输出芯片就可以进行DDR、DDR2等存储器接口的设计。

上面介绍了SSTL电平的输入结构、供电电压等共性的特征。实际上随着存储器的发展、以及通信系统对存储器容量、数据速率要求的越来越高，JEDEC定义了一系列的SSTL标准，有3.3V、2.5V、1.8V、1.5V甚至很多DDR3芯片都会兼容1.35V、1.2V的电平。SSTL_3\SSTL_2的SSTL标准中也会分为I类和II类输出buffer用于驱动不同的负载。而对于SSTL_18\SSTL_15 ，JEDEC没有在定义不同的输出类型，但是有些特殊的控制器自身也会定义不同的输出阻抗或者驱动电流，例如xilinx的virtex系列的FPGA、TI的DSP处理器，存储器芯片也会定义不同的输出阻抗供用户选择，如DDR3都会定义34ohm、40ohm两种输出阻抗。下面对这几种类型的SSTL电平分别进行介绍。

SSTL_3

SSTL_3采用3.3V供电，主要应用于DDR SDRAM存储器，其速率一般限制在333MHz以内。其VREF为1.5V（或者0.45*VDDQ）、VTT = VREF 。在典型应用中，在1.5V±200mV建立DC输入门限，在1.5V±400mV建立AC输入门限。

SSTL_3电平单端输入逻辑

参数	最小值	最大值	单位
VIH(DC)	VREF+0.2	VDDQ+0.3	V
VIL(DC)	VSS-0.3	VREF-0.2	V
VIH(AC)	VREF+0.4		V
VIH(AC)		VREF-0.4	V

对于SSTL_3理想情况下，高电平噪声裕量1.6V、低电平噪声裕量为1.3V，都要比3.3V电平的LVTTL/LVCMOS电平大了很多，使得SSTL_3能够应用于DDR SDRAM等存储器中。

SSTL_3的输出Buffer按照驱动电流的不同分为I类和II类两类。I类输出源电流和吸电流分别为±8mA，而II类源电流和吸电流分别为±16mA。两种类型的输出Buffer对应了不同的驱动负载的能力，当负载比较小时可以使用I类输出buffer并采用直连或者源端串联匹配的方式，当负载比较重时需要考虑末端VTT并联端接。

SSTL_2

SSTL_2和SSTL_3类似主要有两点区别。VDDQ减小为2.5V，响应的VREF、VTT电平也都减小为0.5*VDDQ。另一不同就是SSTL_2可以支持差分输入和输出，能够应用于更高速率的DDR2存储器，而SSTL_3电平只支持单端输入输出。SSTL_2电平的单端AC和DC输入逻辑电平如下表所示：

SSTL_2电平的单端AC和DC输入逻辑

参数	最小值	最大值	单位
VIH(DC)	VREF+0.15	VDDQ+0.3	V
VIL(DC)	VSS-0.3	VREF-0.15	V
VIH(AC)	VREF+0.3		V
VIH(AC)		VREF-0.3	V

由于VDDQ电平的降低使SSTL_2的高低电平噪声裕量都有所降低，在一定程度上提高了对信号完整性的要求。DDR2存储器中都设置ODT（on die terminate），即存储器芯片上的并联端接，端接阻值有50、75、150ohm三种类型，用户可以在MR（mode register）寄存器中进行设置，DDR2接收buffer内部的ODT电路结构如下：

DDR2内部的ODT电路结构图

DDR2存储器定义了ODT管脚，配合MR寄存器来控制SW1、SW2、SW3三个开关的通断。当ODT信号电平为高时使能ODT功能，具体使用何种阻值的ODT需要通过MR寄存器进行设置。工程师可以根据阻抗匹配情况、SI仿真结果进行选择。

SSTL_2电平差分输入逻辑

参数	最小值	最大值	单位
VIN(DC)	VSS-0.3	VDDQ+0.3	V
VDIF(DC)	0.3	VDDQ+0.6	V
VDIF(AC)	0.62	VDDQ+0.6	V
VX	VREF-0.2	VREF+0.2	V

         SSTL_2的输出Buffer两种类型和SSTL_3类似。源电流和吸电流的最小值差别很小，I类±8.1mA，II类±16.2mA，用于驱动不同类型的负载。

​​​​​​​SSTL_18和SSTL_15

为了解决存储器速率不断提高功耗不断降低带来的挑战，SSTL电平引入了SSTL_18\ SSTL_15甚至更低电平的标准。SSTL_18\ SSTL_15规范的定义和SSTL_2非常类似，主要的区别就在于输入输出接口的供电电压有2.5V降低到1.8V和1.5V，由此而引起的VREF、VTT以及AC和DC输入门限的变化。

SSTL_18电平的单端AC和DC输入逻辑

参数	最小值	最大值	单位
VIH(DC)	VREF+0.125	VDDQ+0.3	V
VIL(DC)	VSS-0.3	VREF-0.125	V
VIH(AC)	VREF+0.3		V
VIH(AC)		VREF-0.3	V

SSTL_18电平差分输入逻辑

参数	最小值	最大值	单位
VIN(DC)	VSS-0.3	VDDQ+0.3	V
VDIF(DC)	0.25	VDDQ+0.6	V
VDIF(AC)	0.5	VDDQ+0.6	V
VX	VREF-0.175	VREF+0.175	V

而SSTL_15电平不仅参考VREF定义了±100mV的DC输入门限，而且还根据速率等级的不同定义了多个AC输入门限标准。对于地址控制、命令信号速率在800Mbps到1600Mbps定义了AC150和AC175两种输入门限VREF±150mV、VREF±175mV，当速率超过1600Mbps后则定义了AC125和AC135两种输入电平门限VREF±125mV、VREF±135mV；对于数据信号速率在800Mbps~1066Mbps时使用AC150和AC175门限VREF±175mV，1333Mbps~1600Mbps时使用AC150门限VREF±150mV，当速率在1866Mbps~2133Mbps是使用AC135门限VREF±135mV，详细内容参见下表。

​​​​​​​ SSTL_15电平的单端AC和DC输入逻辑

之所以如此定义SSTL_15的AC和DC门限，有些工程师可能会产生疑问：这样岂不是说AC135的门限要求就比AC175的门限要求更宽松呢？实际上并不是这样，而是要结合了建立保持时间的要求来看。也就是说AC175、AC150、AC135、AC125这些门限的定义都对应着不同的建立保持时间要求。表XX所描述的就是DDR3芯片的建立、保持时间要求。其中Base（specification）表示以AC175、AC150等AC门限为标准测量的建立时间tDS要求，而VREF@1V/ns表示1V/ns的slew rate情况下以VREF为标准测量的建立时间、保持时间要求。

 

DDR3建立保持时间要求

对于数据信号的建立时间tDS的测量是测量VIL(AC) 、VIH(AC)到DQS和DQS#的交叉点的延时，而保持时间tDH是测量从DQS和DQS#的交叉点到VIL(DC) 、VIH(DC)的延时。基于这种对建立保持时间的测量方法，我们可以得到DDR3眼图的一般测量方法。以VIL(AC) 、VIH(AC)和高低电平起始的最后一个交点做垂直于时间轴的直线，以VIL(DC) 、VIH(DC)和高低电平结束的第一个交点做垂直于时间轴的第二条直线。第一条直线和VIL(AC) 、VIH(AC)的两个交点以及第二条直线和VIL(DC) 、VIH(DC)的两个交点，这四个点构成一个梯形，我们便可以以此梯形为基准来描述眼图的眼宽和噪声裕量。

 DDR3数据信号建立保持时间的测量

同样对于差分输入电平SSTL_15除了对单端信号的逻辑定义外也对差分逻辑、以及单端信号的交叉点范围进行了定义，如表XX所示。

SSTL_15电平差分输入逻辑

 

 

 ECL电平

ECL电路（Emitter Coupled Logic，即发射极耦合逻辑电路）是一种非饱和型的数字逻辑电路。与TTL、HSTL、SSTL等电平接口不同。ECL电路由以下特点：ECL电路内晶体管工作在线性区或截止区，速度不受少数载流子的存储时间的限制，所以它是现有各种逻辑电路中速度最快的一种，能满足高达10Gbps工作速率；ECL电路输出的单端摆幅小一般在850mV以下，噪声容限相对较小，并对晶体管的工作稳定性要求很高；ECL电路的输出为射随器结构，输出阻抗很低（典型值在7ohm左右），这就决定了ECL电路有很强的驱动能力。其输入结构为差分放大器阻抗很高；传统ECL电平采用负电压供电，VCC接零电压、VEE接负电压（一般为-5.2V）。将VCC接+5V，VEE接GND就发展为PECL（Positive Emitter Coupled Logic）电平，采用+3.3V（VCC）供电就得到我们目前比较常用的LVPECL电平。

​​​​​​​ECL电平的基本结构

下图所示为ECL的电路的基本电路结构，主要包含三部分组成：差分放大器输入电路；射级跟随器输出电路；温度-电压补偿的偏压网络（VBB）。

 

ECL电路的工作原理：

1、晶体三极管Q3、Q4、Q5组成差分放大器，这是电路的核心，差分放大器做为“电流开关”只能工作在线性放大区和截止区，这样就能得到高速率的性能。其中 Q5组成恒流源典型值为14mA，它具有很大的交流等效电阻，远大于集电极R1、R7，因此具有很强的直流负反馈，同时起到“发射极耦合”作用。

Q3、Q4差分电路两臂交替工作，电源总电流基本恒定，电流尖峰很小；电压摆幅小，并且采用差分对或传输线传输信号，对外串扰和受外界干扰都减小了。

2、Q1、Q2是发射极跟随器输出电路，它的作用是：

• • 因为直接用Q3、Q4的集电极输出，输出电平就要比输入电平高，电平不匹配。因此需要Q1、Q2进行电平位移，使输出的共模电平与下一级电路的输入共模电平(Vbb)相匹配。
  • 作为输出驱动即缓冲级，提供电流放大和低输出阻抗。
  • Q1、Q2射级开路（OE）输出可以实现线或功能。同时OE输出结构采用负载电阻RL外接的方式也有利于减少电源功耗，当输出不用时不接RL就没有功耗。

3、Q6、Q7和二极管D1、D2组成带温度补偿的偏置电源（参考源），它使差分放大器可靠地工作在线性放大区  Vbb即等于输入、输出的共模电平，典型值为Vbb=Vcc-1.3V 。

需要注意的是 ECL电路的输入端不一定有内部偏置，因此需要在芯片外部提供额外的供电或使用电阻网络通过现有的电源分压得到； ECL电路一定是射极开路输出的，必须外接终端匹配RL做为负载。

ECL电路的结构也就决定了其主要缺点：ECL电路的直流功耗大，实际上，工作速率的提高是以牺牲功耗为代价换取来的。

PECL和LVPECL

PECL由ECL标准发展而来，在PECL电路中省去了负电源，较ECL电路更便于使用。PECL信号的

摆幅相对ECL要小，这使得该逻辑更适合于高速数据的串行或并行连接，由于ECL电路是采用-5.2V电源供电，Vcc是接地的，这样做虽有一些优点，但负电源还是很麻烦。PECL由ECL标准发展而来，采用+5V供电，可以和系统内其他电路共用一个正电源供电。PECL信号的摆幅相对ECL要略小些。

在+5.0V和+3.3V供电系统中，PECL接口均适用，+3.3V供电系统的PECL即LVPECL。保证电路输入和输出有正确的偏置，这是最重要的。

如果芯片电路内部的输入端没有偏置电路，则必须在外部为两个差分输入端建立偏置电压(Vcc-1.3V)，对于空闲的输入端，也应该建立同样的偏置电压，否则电路无法正常工作。

输出端是射极跟随器的发射极，在芯片内部没有连接负载，在输出端一定要连接适当的负载电阻，否则不会有正常的输出信号。

其次，在数据信号传输（与波长相比）距离较长，或者对信号质量要求较高时，就要考虑传输线阻抗匹配，或者说采用“端接线”。所谓“阻抗匹配”指的是传输线端接阻抗与传输线的特性阻抗匹配。并非PECL电路的输入输出阻抗匹配。

PECL接口的互连

PECL电路的输入端和输出端都有相等的静态直流电压（Vcc-1.3V），只要电源电压相同，PECL电路之间的输出和输入可以直流耦合传输信号的。

1.输出并联端接(50Ω)接口，辅助电源Vcc-2V ，如右图所示这种方法性能最好，芯片的外接元件仅2个电阻，输出级的功耗也最小。但要增加一个Vcc-2V的电源，增加了系统的复杂程度。现很少采用。

2.输出无端接，电阻Rt直接连到Vee（GND）外围元件也只有2个电阻，单一电源（Vcc），电路最简单,Rt的电阻值上限受射随器晶体管工作电流限制，Rt太大，工作电流小，频率特性差；阻值下限受功耗限制Rt越小消耗在Rt上的功耗越大。

Vcc=5V  Rt=270～470Ω；Vcc=3.3V  Rt=120～270Ω

在PCB上，当输出端和输入端之间距离很近，互连线未表现出传输线特性时，就可以采用这种互连方法。

3.戴维南等效并联端接

当驱动器和接收器距离比较远时，互连线已经体现出明显的传输线效应时采用这种端接电路，既保证了信号质量，又不用增加辅助电源。戴维南端接的作用主要有两点：第一是阻抗匹配，R1、R2在电路板上必须靠近输入端；第二是让接收器接收的信号共模电平和接收器的VBB匹配。

缺点就是需要4个外接电阻，在布局空间紧张的情况下不宜使用这种匹配方式食用。4个电阻上流过电流较大，增加电源负担。

根据R1、R2的作用列出方程组：

解得：

 

通常我们的设计都是在50ohm传输线系统中，因此R1和R2的选择就比较固定。在Vcc=5V时，R1 = 83ohm，R2 =125ohm；在Vcc=3.3V时，R1 = 127ohm，R2 =83ohm。我们会发现在Vcc = 5V和Vcc =3.3V时R1和R2的阻值正好是颠倒过来的，这有利于我们快速的进行PECL电平的阻抗匹配设计。电阻按5%的精度选取，在3.3V 供电时， R1 为130Ω，R2 为82Ω。而在5V 供电时，R1为82Ω，R2 为130Ω(125Ω)。

4.串联端接

串联端接要求在驱动器输出端和传输线之间串接电阻Rs，而传输线终端不再接端接电阻（输入端仍需要适当的偏置）。串联端接适合较长距离的信号传输，在没有末端端接的情况下这样可以抑制由于源端阻抗不匹配产生的多次反射。

 

Rs+Ro= Zo。其中，Rs=串联端接电阻，Ro=驱动器输出内阻，Zo=传输线特性阻抗。

1. 交流耦合，

接收芯片有Vbb输出。末端采用并联端接如图XX所示，只需R1=R2=Zo，需要注意Vbb端必须接去耦电容保证Vbb电源稳定。

接收芯片无Vbb输出，用四个电阻网络为输入端建立偏置电压，同时满足阻抗匹配的要求Zo=50Ω

Vcc=5V时，R2=83Ω R3=125Ω

Vcc=3.3V时，R2=127Ω R3=83Ω

R1阻值的选取：

由于PECL电平是开射级输出靠外部的偏置电阻R1提供驱动电流到地的通路。PECL 的输出共模电压需固定在Vcc-1.3V，在选择直流偏置电阻时仅需该电阻能够提供14mA 到地的通路，这样R1=（Vcc-1.3V）/14mA。在3.3V 供电时，R1=142Ω，5V 供电时，R1=270Ω。然而这种方式给出的交流负载阻抗为R1和传输线阻抗的并联的阻抗会明显低于50Ω，在实际应用中，3.3V 供电时，R1 可以从142Ω到200Ω之间选取，5V 供电时，R1 可以从270Ω到350Ω之间选取，R1的取值可以通过SI仿真确定原则是让输出波形达到最佳。

为了解决PECL的交流负载阻抗低于50ohm的问题，另外有两种改进结构：一种是在信号通路上串接一个电阻，从而可以增大交流负载阻抗使之接近50Ω；另一种方式是在直流偏置通道上串接电感，以减少该偏置通道影响交流阻抗。但无论哪种方式都需要增加元件使PECL的外围电路更加复杂，不利于高密系统的布局设计。