在前面介绍了静态互补CMOS逻辑,这里主要说明有比逻辑和动态CMOS逻辑。
CMOS组合逻辑_vtc曲线_沧海一升的博客-CSDN博客介绍了静态互补CMOS逻辑https://blog.csdn.net/qq_21842097/article/details/107456036
因为互补CMOS优点是全轨输出,静态功耗低,但是代价是稳定输出的时候,有一半的管子属于冗余的。如果当资源(如面积)有限时,我们需要另外一种静态CMOS的设计方法来减少MOS管的数目。因此有了有比逻辑这种设计方法,当扇入是N时,它仅需N+1个MOS管;但于此同时它需要以降低稳定性和额外的静态功耗作为代价。
额定低电压不是0,因为存在PDN和伪NMOS的通路。这降低了噪声容限,并且引起了静态功耗。
之所以称之为有比逻辑,是因为输出电平和功能取决于NMOS和PMOS的尺寸比。不同于无比逻辑,无比逻辑高低电平与尺寸无关。
其做法为将PUN替换为一个无条件负载器件。通常为一个栅极接地的PMOS负载(伪NMOS门)。
虽然静态功耗限制了伪NMOS的应用,但是当面积是最重要的因素时,伪NMOS还是可以使用的,因此还是可以看到伪NMOS有时应用在大扇入的电路中。
差分级联电压开关逻辑,目的在于完全消除静态电流并提供轨到轨的电压摆幅的有比逻辑。用两个PMOS和两个对偶的互斥输入的NMOS实现逻辑功能,其原理为差分逻辑和正反馈:
优点在于:
这就是DCVSL的结构,下面的两个N网络输出为互斥的信号,通过上面两个PMOS的加强实现输出的稳定。基本原理是下面两个N网络总会有一个导通,输出L0,L0使得上面两个PMOS中一个导通,抬高另外一个PMOS的输入使其关闭,实现信号的稳定。实现稳态的过程为有比电路,存在稳定延时。如XOR-XNOR门:
当然,DCVSL也存在一定缺陷:
传输管逻辑主要目的在于减少晶体管数,利用输入驱动栅极和源漏端来减少逻辑需要的晶体管数。
与只允许驱动栅极的CMOS不同。
传输管的缺点在于存在阈值损失。并且由于体效应这种情况更加严重。此外,应该避免传输管驱动另一个栅极,这样会导致阈值损失传递。
高性能设计中通常使用差分传输管逻辑,称为CPL或DPL.
缺点在于因为存在VTH,高电平时充电充不到VDD,只能充到VDD-VTH。
正如上面所说由于传输管在高电平无法充电到VDD,少了一个VT,所以在驱动后级的反相器时反相器会有静态功耗。因此,常用以下方案设计稳定有效的传输管
a、电平恢复器
一种简单的方法是使用一个PMOS连到反馈环路中:
通过上拉的PMOS将高电平充到VDD,消除了后级反相器的静态功耗,传输管和恢复器中也没有静态电流路径。但电平恢复器也有以下缺陷:
b、多阈值晶体管
使用零阈值的NMOS传输管可以消除大部分阈值损失。所有非传输管都用高阈值器件实现。
同样也存在缺陷:
c、传输门逻辑
最广泛采用的是传输门逻辑,利用NMOS和PMOS的互补特性。
两个管子并联,控制信号相反,任何时候两者都导通。通常消耗更少的管子。例如实现下面的逻辑:
采用CMOS逻辑需要8管,而传输门逻辑只需要6管。(不包括反向输入信号的生成):
这种传输门本身没有驱动能力,需要靠前一级的驱动能力,或在这个传输门前后各增加一级反相器,共增加两级反相器,同时保证有驱动能力,和信号极性保持不变。
应用场景有,在常见的MUX多路选择电路中,在DFF和latch中时钟采样信号。在前者MUX多路选择电路中,选择信号是一些低速信号,甚至有可能是寄存器(register)。而在后者DFF和latch中,选择信号就是时钟信号,是高速信号。
非理想选择信号造成的影响,主要是指选择信号变化时,SEL和SELB在切换过程有交叠,存在一个管子本该关断,但是还没有关断,或者存在一个管子本该开启,却还没有开启。在MUX多路选择电路中,正是因为选择信号是一些低速信号,少有切换过程,故影响不大。而在DFF和Latch中,时钟信号不断地翻转,不断有切换过程,当时钟信号有交叠时,是会直接影响输出信号的好坏。
静态CMOS是指稳态时,通过低阻路径连接GND或VDD:
动态CMOS:依靠高阻抗上的电容存储临时的信号,管子数为N+2。
其结构如下:
工作分为两个阶段:
特点:
优点:
缺点:
预充电到高后,电容上将保持高电平,但总是会有泄露电流导致电荷漏掉。
可见存储在CL上的电荷将通过漏电左图的几个漏电渠道漏掉,因此动态电路有一个最低的频率要求,一般为几KHZ。
电荷泄露的解决通常通过增加伪NMOS上拉以及反馈来补偿:
通过反馈来控制上拉管可以降低静态功耗。通常泄露器的尺寸比较小(电阻比较大),以保证下拉网络可以下拉。
下图展示了电荷分享。在求值期间,假设B=0,A置高后Ma导通,CL上的电容会在CL和Ca之间重新分配,导致输出电平的降低。
解决方案为使用上拉管对关键的内部节点预充电:
代价是面积和功耗。
输出节点较高的阻抗使得电路对串扰很敏感。使得Vout略有下降。
时钟输入和动态节点输出之间的耦合电容引起。耦合电容由预充器件的栅漏电容组成。其次,快速上升和下降的时钟边沿会耦合到信号节点上。
时钟反转过快,则当CLK0→1时,动态节点输出>Vdd;则当CLK 1→0时,动态节点输出<0 。时钟馈通危险在于可能使正常情况下反偏二极管变为正向偏置,导致出错。
动态门的串联会遇到延时的问题,例如下面的电路:
当Out1开始放电时,此时Out2应该维持不变,但是out1放电需要时间,导致out2也开始放电,产生错误。 但是如果每一级动态门在预充电后输出都为0,则不会由这样的问题。这也是动态门串联的条件。
动态逻辑后加一个反相器,再级联其他多米诺逻辑。反相器可以保证动态逻辑再预充电后输出为0,避免1->0的翻转。目的就是保证预充电时,输入均为0;求值时,输入只做0→1的翻转。
初始状态均为0,求值的时候根据前一级输出确定下一级输入,从而求下一级输出。
特点:
如下图所示
优点:
缺点:
调整反相器的晶体管尺寸
分析可知,
预充电过程中,主要经过两个门的延迟:
求值过程中,如果存在该动态门输入存在从0→1跳变,主要经过两部分延迟:
可根据情况进行反相器尺寸的调整(一般为了减低求值时间,会增大INV的PMOS尺寸
面积优化
采用多输出多米诺逻辑,见下文。
多输出多米诺逻辑中,动态逻辑门可以实现多种逻辑,可以重复利用一些晶体管,使得晶体管数目减小。
或者使用组合多米诺逻辑,见下文。
组合多米诺逻辑,并不需要在每个动态门之后加反相器,而是借助一个复合互补CMOS门将多个动态门组合起来。
多输出多米诺可以重复利用一些晶体管,一个复合逻辑门里面可以实现多种逻辑,减小了晶体管数量,大大减小面积。
组合多米诺逻辑,并不需要在每个动态门之后加反相器,而是借助一个复合互补CMOS门将多个动态门组合起来。
如上图,动态门组成逻辑:;经过静态互补CMOS门,组成逻辑
,注意,Y2结果并不需要经过反相器。