SVA介绍(一)

UVM擅长将需要验证的代码抽象成xaction级别,从而时间对验证对象的端到端比较。然而,对那些与时序强相关的代码如调度,验证效果不佳。对时序强相关的验证,可以通过SVA实现白盒验证。
SVA是一种描述性语言,可以完美的描述时序相关的状况,内部也提供了若干内嵌函数方便我们调用.
SVA代码可以直接添加到verilog代码内,通过宏隔开;如果想把SVA与代码分开,就需要验证人员独立搭建验证模块,搭建步骤如下:
1.收集需要验证的信号,封装到module内部;
2.梳理验证时序的特点,增加对应时序的property;
3.对需要确认行为的用assert;覆盖的行为用cover;
4.用bind将dut与module连接起来;
5.用bind时需要知道如:dut的层次结构是harness.a.b.c;bind的时候使用的是harness.a,那么其可以直接获取层次b和b.c的信号,调用信号时可以直接使用b或者b.c.
下面是sva一个实例:
1.端口信号

SVA介绍(一)_第1张图片
2.辅助逻辑,只是举例说明,根据具体应用添加
SVA介绍(一)_第2张图片
3.添加property
在这里插入图片描述
4.增加cover/assert
在这里插入图片描述
5.信号bind,图中圈住的信号便是当前层次下的信号,可以直接使用.
在这里插入图片描述

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