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vcs仿真vhdl和verilog语言混合仿真的问题

当用vcs对vhdl和verilog语言混合仿真时，遇到verilog语言的模块的信号无dump波形，解决方法:在vcs仿真脚本中加入debug_access+all就可以仿真出波形。

vcs  -full64 -debug_access+all

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