牛客网Verilog刷题——VL42

题目

  请设计一个可以实现任意小数分频的时钟分频器，比如说8.7分频的时钟信号，注意rst为低电平复位。提示：其实本质上是一个简单的数学问题，即如何使用最小公倍数得到时钟周期的分别频比。设小数为n，此处以8.7倍分频的时钟周期为例。首先，由于不能在硬件上进行小数的运算（比如2.1个时钟这种是不现实的，也不存在3.3个寄存器），小数分频不能做到分频后每个时钟周期都是源时钟的n倍，也无法实现占空比为1/2，因此，考虑小数分频，其实现方式应当为53个clk——out时钟周期是10个clkin时钟周期的8.7倍。

  信号示意图如下：

  波形示意图如下：

   注意，题目中给的波形示意图占空比是50%，如果是奇数分频占空比50%可以用与操作、或操作、异或操作等产生该5分频时钟，但是在牛客中在线编程时，TestBench实际要求的是40%的占空比才能通过测试，所以后面给出的答案是40%占空比的5分频时钟代码。

  输入输出描述：

信号	类型	输入/输出	位宽	描述
clk_in	wire	Intput	1	系统时钟信号
rst	wire	Intput	1	异步复位信号，低电平有效
clk_out5	wire	Output	1	奇数分频时钟

答案

`timescale 1ns/1ns

module odd_div (    
    input     wire rst ,
    input     wire clk_in,
    output    wire clk_out5
);
//*************code***********//
reg [2:0] clk_cnt     ; //时钟计数器
reg       clk_out5_reg; //输出5分频时钟

//时钟计数器
always @(posedge clk_in or negedge rst) begin
    if(~rst)
        clk_cnt <= 3'd0;
    else
        clk_cnt <= (clk_cnt==4) ? 3'd0 : clk_cnt+1'd1;
end

//输出5分频时钟
always @(posedge clk_in or negedge rst) begin
    if(~rst)
        clk_out5_reg = 1'b0;
    else if(clk_cnt==0 || clk_cnt==2)
        clk_out5_reg = ~clk_out5_reg;
    else
        clk_out5_reg = clk_out5_reg;
end

assign clk_out5 = clk_out5_reg;
//*************code***********//
endmodule