牛客网Verilog刷题——VL52

题目

  请编写一个十进制计数器模块，当mode信号为1，计数器输出信号递增，当mode信号为0，计数器输出信号递减。每次到达0，给出指示信号zero。模块的接口信号图如下：

  模块的时序图如下：

  输入输出描述：

信号	类型	输入/输出	位宽	描述
clk	wire	Input	1	系统时钟信号
rst_n	wire	Input	1	异步复位信号，低电平有效
mode	wire	Input	1	模式选择信号，当该信号为1，计数器每个时钟加一；为0，则每个时钟减一
number	reg	Output	4	4比特位宽，计数器当前输出读数
zero	reg	Output	1	过零指示信号，当number为0时，该信号为1，其他时刻为0

答案

`timescale 1ns/1ns

module count_module(
	input clk,
	input rst_n,
	input mode,
	output reg [3:0]number,
	output reg zero
	);

reg [3:0] num;

always @(posedge clk or negedge rst_n)
  if(!rst_n)
    num <= 4'd0;
  else if(mode == 1)
    if(num == 4'd9)
      num <= 4'd0;
	else
	  num <= num + 1'd1;
  else if(mode == 0)
    if(num == 4'd0)
	  num <= 4'd9;
	else
      num <= num - 1'd1;
  else
    num <= num;

always @(posedge clk or negedge rst_n)
  if(!rst_n)
    zero <= 1'b0;
  else if(num == 4'd0)
    zero <= 1'b1;
  else
    zero <= 1'b0;

always @(posedge clk or negedge rst_n)
  if(!rst_n)
    number <= 4'd0;
  else
    number <= num;

endmodule