Error-[ NYINM] Unsupported systemverilog feature，Found ‘ interface’ inside interface before ‘endinte

在用VCS 仿真时，出现如下图红色序号1所示的报错：

 报错的具体位置在下图中的红色箭头处。

 这个报错有些莫名其妙：因为红色箭头处只是一个简单类的声明。一般出现这种UVM 基础的类声明也会报错的情况，八成是前面的代码出了某种错误（类似的还有什么driver,monitor 定义报错），VCS 又检查不出来，只好在这里卡住。建议检查前面编译的代码部分，可以采用注释的方式，注释掉某一部分，再次编译出现别的错误，说明错误已经找到，修改再次编译即可通过。