今天为大家带来低功耗技术中的一些经验分享。
Power gating 概述
Power gating 是深亚微米技术中的低功耗技术之一。它是通过关闭设计中部分电路（不需要工作时）来实现的，以减少设计中的静态（泄漏）功率。要实现这个功能 Power switch 可以完全胜任。它的原理是将 VDD 或 GND 与特定设计层次结构的标准单元分开。下图为一个典型 power gating 系统。
通常有两种类型的 Power switch cell，分别为 Footer 和 Header 两种类型。Footer 结构类型是通过 VSS 的开关来实现标准单元的开与关，而 Header 结构类型则是通过 VDD 的开关来实现标准单元的开与关。在实际应用中，因为其 leakage 低和实现的便利性，往往都是选用 Header 类型的 Power switch cell。
基于 Physical Aware 的动态功耗优化实现方案
Power switch 结构
Power Switch 的结构有 fine grain power gating 和 coarse grain power gating 两种类型。
fine grain power gating 是指将每个 switch 都放在 cell 内部。这样使得面积增大 1x-3x。优点是 IR drop 可以更小。
而 coarse grain power gating 则是在 design 中加入一些 power switch cell 来控制 std cell 的开和关。这种做法的优点是面积适中，缺点是 power switch cell 本身的压降会偏大。
因此，在实际项目应用中，大部分都是采用 coarse grain power gating 方式。
Placement 要求
这些 Power switch cell 必须在 floorplan 阶段添加进来，而且必须将其 global 和 local power ground pin 连接到 power mesh 上。Header 类型的 power switch，一般有一个 Global VDD（VDD），一个 Local VDD(VDD_GATED)，SLEEP 信号和 ACK 信号。
在实际应用中，我们会在模块中规划一个Power Switch Network。这个 power switch network 由外面的 Power Control 模块来控制 power gating 模块的开启与关断。整个 power switch network 是由一堆的 MTCMOS 级联而成的。
Power switch cell 之间必须确保都是经过 always on 的 domain。同时需要确保 Power switch cell transition 没问题，保证可以正常开启和关断。如果在后期发现 MTCMOS 之间存在 transition 违例，则需要插入 always on buffer 来解决 transition 问题（这种情况应该尽量避免）。
Power switch cell 数量
每个模块中应该加多少个 MTCMOS，是非常有讲究的。加的太多会导致面积过大，routing resource 也会相应减少，影响绕线和时序。加的太少又会影响 IR Drop 过大。
IR Drop 分析之 Redhawk 分析流程
所以，我们需要事先估算下模块中理论上需要加多少数量，然后再加一定的 margin，就可以得出我们最终需要添加的 MTCMOS 数量（最终要以 Redhawk 分析结果为准）。这个方法是吾爱 IC 社区小编一直在用的方法，实践表明 IR Drop 结果符合预期。
计算方法：
根据预估功耗和供电电压，计算出模块理论上所需要的总电流
再根据 MTCMOS 的电阻和其本身所能允许的最大压降值，算出理论上所需 MTCMOS 的数量
将所需要 MTCMOS 数量乘以 1.3（预留 margin），得出最终需要添加的 MTCMOS 数量
Low power cell
Isolation cell
在 SOC 系统中，当一个信号从一个 power domain 穿过 AON Block，需要用到 isolation cell，如下图所示。当信号从 PD2 穿到 AON block 时，防止 PD2 shut off 后将不稳定的状态传到 AON Block，需要将 PD2 所有 output 端加 isolation cell，且 ISO cell 必须添加在 always on domain。这个 isolation cell 其实等效于一个 buffer。与 buffer 不同的地方在于，这个 ISO cell 还有一个 clamp 使能信号，可以将 PD2 不稳定或者 X 态，clamp 成一个固定值。根据不同的设计需求，可以将其 clamp 为 0 或者 1。
对于数字后端实现而已，这个 Isolation cell 需要在综合阶段编写 upf，让工具自动插入。在布局布线阶段，需要将 ISO cell 的 input pin 设置 dont_touch，防止在 PD2 输出信号和 ISO cell 之间插 buffer。
Level shift cell
当信号从低压 Domain 传输到高压 Domain 时，PMOS 管栅极处的较低电压可能会导致栅极不完全关断，从而导致异常的泄漏电流。因此，当信号在跨电压域传输时，需要加 Level shift cell。比如当信号从 AON block 传输到 PD1 时，需要加 Level shift。当信号从 PD1 传输到 PD2 时，由于 PD1 是 power gating 模块，所以需要在 PD1 和 PD2 之间加带 Isolation 功能的 Level shift cell（ELS）。
对于数字后端实现而言，我们主要关注的是 Level shift cell 的 power 连接和 placement 的要求。Level shifter 是两条 row 高度的 cell，其中含有 VDD，VSS 和 VDDL(VDDH)。VDDL 和 VDDH 是 secondary power pin。在画 power 时，需要将其画成一个额外的 power rail，确保每个 Level shift cell secondary power pin 的正常供电。
Level shift cell 的 placement 主要考虑cell 的 transition。所以建议用 magnet_placement 来实现。同样还需要注意各种电压域跨越时，level shift cell 的 input 和 output 需要设置 dont_touch，防止工具插 buffer。
原文链接：这些低功耗设计实现经验，你真的懂了吗？_IC拓荒者的博客-CSDN博客