Prime Timing

一.作用

• checking timing是否满足条件，门级静态时序分析器
• 静态时态分析：Static Timing Analysis,是一种穷尽方法，用于衡量电路性能。

二.STA step

1.Step 1:Timing Paths

• 4种Timing Paths的划分
  四种timing paths.png

• Step 2:Cell Delay Calculation
  cell delay.png
  Post-layout:已经布线后估算延时，Pre-layout，未布线通过某种模型进行估算，Post-layout延时估算更精确。
  net delay.png
  WLM模型：RC模型推算或查表

• Step 3:Constrains进行上一步计算出的值是否满足条件。
  Constraint.png

二.Basic STA Flow

STA Flow.png

• read design
  read design.png

• Constrain Design
  

  1.Pre-layout
  Constraint command.png
  Specify Delay.png
  2.Post_layout
  Post-layout delay.png

三.report timing

report timing.png

区分setup还是hold：看Path Type：如果是max则为setup，min为hold

report timing1.png

snake:线的跳变，注意分析setup后得到data arrival time???

report timing2.png

分析clock路线后得到data required time,requred-arrival=slack(余量）

Q.png

几个名词解释

• Skew：两条timing path时钟到达的时间不一致。

• Transition：低电平变高电平时达高电平的90%的时间消耗。
  Clk Constraints.png

四.Constraints set command

1.Pre-layout需要设置

Constraints Script.png

• Period：时钟周期
• uncertainty:Skew+jitter

• latency(潜在的): Network Delay 和 cell dalay 和 source latency
  latency.png

• transition
  Transition Time.png
• false_path:路径不需要计算，这里因为是异步时钟

Pre-layout中setup和hold计算

到达时间和要求时间.png

setup and hold time.png

此处计算很存疑？？？？setup = require - arrival,hold = arrival - require

2.Post-Layout command

post-layout Constraints.png

Post-layout data arrival time.png

post-layout data require time.png

Pre vs Post-Layout CloockConstraints.png

uncertainty设置更准确

uncertainty.png

Early or late只适用于Source Latency.png

Early or late Latency example.png

使周期更短也能满足条件下，周期变大亦能满足时序

setup report.png

hold report.png

五.Generate Clock

分频器.png

creat _generate_clock.png

Source Latency and Generated Clocks.png

• 1.clock宽度不能太窄

• clock gating低功耗设计
  clock gate.png
  把gate也当成一条路径约束setup and hold.png
  gate命令.png
  mux gate.png
  hold.png
  setup.png

六、Timing exceptions

1.作用：告诉工具这些路径不用计算直接pass

2.Related Command

七、Collections and Procedures

Collection.png

Attribute.png

Example.png

进程example.png

八、各模块整合进行STA分析模型

models

Interface Logic Models：去掉reg-reg path.png

• 缺点：reg的数量信息都存在，大量的reg占用很大的资源
  
  Extracted TimingModels
  实现手段，将某个模块当成一个cell用，提取他的setup,hold延时进行分析。优势，减少仿真时间，准确性下降，能用于DC综合。
  Quick Timing Models:人为定义此模拟cell的setup，hold,delay.png
  在上一个模型上增加准确性。
  适用场景.png
  时序收敛.png
  传统流程.png
  现在流程.png

九、PT时序细节

SI.png

CrossTalk.png

Delay Effect.png

RSPF.png

各文件.png

ILM模型准备工作.png

十、各模块整合方法具体步骤

1.QTM--没有netlist系统级的设计

ADDSUB.png

QTM脚本设置.png

2.ILM--已有netlist

ILM模型准备工作.png

ILM-step2.png

ILM-step3.png

3.ETM--内部完全黑盒子

ETM.png

ETM产物.png

ETM-post.png