Xilinx DDR3 MIG IP核(4)--把MIG IP核打包成FIFO(下)

目录

1、FIFO控制模块

1.1、端口

1.2、Verilog代码

2、顶层模块

2.1、端口

2.2、Verilog代码

你可能感兴趣的:(FPGA接口与协议,fpga,verilog,DDR,DDR3,Xilinx)