高速DSP系统设计参考指南（三）串扰

消除DSP 系统中的所有噪声既不实际也没有必要。除非噪声干扰周围的电路或辐射超过标准限制的电磁能最，否则噪声不成问题。当噪声干扰其他电路时，这被称为串扰。串扰可以通过电磁辐射或电气方式传播，例如不需要的信号在电源层和接地层上传播时。为了将串扰降至最低，设计人员需要理解两个非常重要的概念，高速和低速电流路径以及辐射信号走线。

1. 高速和低速电路电流返回路径

电流返回根据其频率遵循不同的路径。由于趋肤效应 10 MHz 以上的 EMI 信号往往沿着一条返回路径，而 10 MHz 以下的信号则沿着另一条路径。低速信号电流沿电阻最小的路径返回，通常是返回信号源的最短路径。另一方面，高速信号电流返回电感最小的路径，通常位于信号走线下方。高速和低速信号行为的差异如图所示：

这个概念可以用来优化系统设计以减少串扰。

电流返回密度和串扰量可以如所示进行估算。根据图中所示的公式，走线之间的间距和平行走线的距离决定了串扰量。显然，将走线彼此移开会降低串扰。

有两种类型的事扰，前向和后向。

正向串扰，也称为容性耦合串扰，发生在电流与信号源方向相同的情况下。
反向串扰也称为电感耦合串扰，耦合电流与信号源方向相反，就像在变压器中一样。

以下Hyperlynx 仿真演示了前向和后向串扰的概念，并通过分隔攻击者和受害者走线来降低串扰。该模型模拟两条平行的5mil、12in的走线。跟踪的源连接到 OMAP 处理器和DDR 存储器的负载。如图所示DO 线是侵略者，D1 线是受害者。

如图显示了仿真结果。在受害线轨迹上，第一个负向脉冲-200mv峰值，为正向串扰。240mV的正向肤冲是反向串扰。反向脉冲宽度大约是耦合区域的2倍。在这种情况下，耦合区域为3.54nS，仿真显示了 4nS 的反向串扰脉冲。串扰可以估计为

其中D是走线之间的距离，H是信号到参考平面的高度，K是小于1的耦合常数假设在 Hyperlynx仿真中，K=1，D=5mil，H=10mil。最大串扰计算如下:

正如所料，仿真结果显示峰峰值串扰为440mV，远小于估计的最大串扰。现在，让我们测试两个走线相距较远的条件，使D=15mil。最大估计串扰现在是0.3V，而在仿真结果中显示正向串扰为 - 100mV，反向串扰为90mV。峰峰值串扰约为 190 mV，也远低于计算的最大值300 mV。这个仿真结果表明了先前提供的经验法则如何评估串扰。

总之，由于涉及许多复杂的容性和感性耦合路径，精确计算和仿真系统串扰是不可能的。这些例子表明，估计和模拟串扰以及间距对相邻信号的影响是多么困难。在最终确定设计之前，需要考虑以下几点。

设计PCB时，应尽可能降低高速信号路由层与接地层之间的高度H。较低的H产生较低的串扰。
最大化信号之间的间距D。更高的D产生更低的串扰。
对于电路板布局，应分析关键信号，并将耦合区域降至最低。尽可能降低边沿速率，因为这样可以减少串扰。

2. 辐射引起的串扰

串扰也可能是由形成有效天线的走线上路由的高速信号引起的。确定走线是否充当天线的第一步是使用以下公式计算信号的波长:

其中C是光速或3 x 108米/秒，f是频率，单位为赫兹。

该等式表明，100MHz 时钟信号的波长为3米或9.84英尺。减少辐射的一个好方法是确保走线长度不超过波长除以20。

因此，对于 100Mz 时钟信号，信号长度应保持在0.15 米或0.492英尺以下。将走线保持在 0.5英尺以下很突易，但方波时钟信号由多个选波组成，即便走线非常短，每个请波也可能辐射出去。例如，100M时钟的五次谐波为500MHz，在此频率下，1.18英寸长的走线可以作为有效天线。谐波能量取决于信号的上升和下降时间，如图所示

因此，为了将辐射能量降至最低，设计人员需要考虑以下因素。

如果可能，减慢上升和下降时间。增加上升时间会降低功率谱密度，如图所示：

保持高速信号尽可能短，并确保信号的三次和五次谐波远小于波长除以 10。

通过在信号层之间增加接地层来屏蔽高速信号。

为了证明辐射引起的串扰，图显示了辐射到视频电路的 18.4MHz 时钟的三次谐波(55.2MH2)产生水平线的视频屏幕。为了消除这种干扰，应增加串联端接电阻的值，以减缓上升和下降时间。这会降低谐波的功率谱密度，从而消除干扰，如如图所示：