IC新人必看：芯片设计流程最全讲解！

对于消费者而言，一个可以使用的系统，有数字集成电路部分、模拟集成电路部分、系统软件及上层应用部分。关于各个部分的功能，借用IC 咖啡胡总的精品图可以一目了然。
外部世界是一个模拟世界，故所有需要与外部世界接口的部分都需要模拟集成电路，模拟集成电路将采集到的外部信息转化成0/1 交给数字集成电路运算处理，再将数字集成电路运算处理完的信号转化成模拟信号输出；而这一切的运算过程都是在系统软件的号令跟监控下完成的，故曰：芯片是骨架，系统软件是灵魂。

一颗芯片从无到有，从有需求到最终应用，经历的是一个漫长的过程，作为人类科技巅峰之一的芯片，凝聚了人们的智慧，而芯片产业链也是极其复杂的，在此，我大致把它归为四个部分（市场需求–芯片设计–芯片制造–测试封装），然后再一一的做详细介绍。

市场需求
这个无需多讲，目前芯片应用已经渗透到我们生活的方方面面，早晨上班骑的共享单车，到公司刷的IC卡，工作时偷偷地打游戏，手机卡了还要换更快的手机，可以说IC的市场需求一直都在。
芯片设计
芯片设计又可以分为两部分，芯片前端设计和芯片后端设计，关于IC设计的岗位芯学长网站有详细介绍，如果不知道自己适合哪个岗位，可以通过查询匹配自己的适合的岗位，IC设计的整体流程如下图：

芯片前端设计
前端设计也就是从输入需求到输出网表的过程：主要分为以下六个步骤：

1. RTL设计
2. 验证
3. 静态时序分析
4. 覆盖率
5. ASIC逻辑综合
   时序分析和验证时出现的错误可能需要反复重做前面几步才能解决，是一个多次迭代优化的过程。
   下面我来仔细介绍一下这六个步骤。
   1、RTL设计
   在设计之前我们先要确定芯片的工艺，比如是选择TSMC还是SMIC，是7nm，还是5nm，而工艺的选择也是受很多因素的制约（如下图），而芯片工艺的选择，就是对这些因素的权衡。
   
   **IC设计的第一步就是制定Spec，**这个步骤就像是在设计建筑前，要先画好图纸一样，在确定好所有的功能之后在进行设计，这样才不用再花额外的时间进行后续修改。IC 设计也需要经过类似的步骤，才能确保设计出来的芯片不会有任何差错。
   
   由文档来写RTL
   而用RTL实现的各种功能模块，来组成一个实现具体功能的IP，SOC芯片最终由SOC integration工程师把各个IP集成到一起。
   IP又分为模拟IP和数字IP，大概可以做如下的分类：
   
   在芯片功能设计完备后，我们还要做可测性设计DFT（Design For Test）。
   
   RTL设计最后要做的就是代码的设计规则检查。
   通过lint, Spyglass等工具，针对电路进行设计规则检查，包括代码编写风格，DFT，命名规则和电路综合相关规则等。
   2、验证
   验证是保证芯片功能正确性和完整性最重要的一环。验证的工作量也是占整个芯片开发周期的50%-70%，相应的，验证工程师与设计工程师的数量大概在2-3:1。
   从验证的层次可以分位：模块级验证，子系统级验证和系统级验证。
   从验证的途径可以分为：模拟（simulation），仿真和形式验证（formality check）。
   
   3、静态时序分析（STA）
   静态时序分析是套用特定的时序模型（timing model）,针对特定电路，分析其是否违反designer给定的时序限制（timing constraint）。
   目前主流的STA工具是synopsys的Prime Time。
   
   时序分析流程图
   静态时序分析的作用：
6. 确定芯片最高工作频率
   通过时序分析可以控制工程的综合、映射、布局布线等环节，减少延迟，从而尽可能提高工作频率。
7. 检查时序约束是否满足
   可以通过时序分析来查看目标模块是否满足约束，如不满足，可以定位到不满足约束的部分，并给出具体原因，进一步修改程序直至满足要求。
8. 分析时钟质量
   时钟存在抖动、偏移、占空比失真等不可避免的缺陷。通过时序分析可以验证其对目标模块的影响。
   4、覆盖率
   覆盖率作为一种判断验证充分性的手段，已成为验证工作的主导。
   从目标上，可以把覆盖率分为两类：

• 代码覆盖率
  作用：检查代码是否冗余，设计要点是否遍历完全。
  检查对象：RTL代码
• 功能覆盖率
  作用：检查功能是否遍历
  检查对象：自定义的container
  在设计完成时，要进行代码覆盖率充分性的sign-off, 对于覆盖率未达到100%的情况，要给出合理的解释，保证不影响芯片的工能。
  5、ASIC综合
  逻辑综合的结果就是把设计实现的RTL代码翻译成门级网表（netlist）的过程。
  在做综合时要设定约束条件，如电路面积、时序要求等目标参数。
  工具：synopsys的Design compiler, 综合后把网表交给后端。
  至此我们前端的工作就结束啦！