SystemVerilog 控制流 - case

SystemVerilog 是一种用于硬件描述和验证的编程语言，它提供了丰富的控制流语法，其中包括 case 语句。case 语句用于在给定条件下执行不同的操作。在本文中，我们将探讨 SystemVerilog 中的 case 语句，并提供相应的源代码示例。

case 语句是一种多路分支语句，它根据给定的表达式的值选择执行不同的代码块。以下是 case 语句的一般语法：

case (expression)
  value1: begin
    // 执行代码块1
  end
  value2: begin
    // 执行代码块2
  end
  ...
  default: begin
    // 执行默认代码块
  end
endcase

在上面的语法中，expression 是一个表达式，它的值将被用来选择要执行的代码块。value1、value2 等是可能的表达式值，对应着不同的代码块。default 关键字是可选的，当 expression 的值与任何给定的值都不匹配时，将执行默认的代码块。

下面是一个使用 case 语句的简单示例：

module Example;
  reg [1:0] sel;
  reg [3:0] out;

  always @(sel) begin
    case (sel)
      2'b00: out = 4'b0010;
      2'b01: out = 4'b0100;
      2'b10: out = 4'b1000;
      2'b11: out = 4'b0001;
      default: out = 4'b0000;