联发科2023笔试

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简答题（共10道题|合计100分|请根据题目要求进行合理回答）

1、【简答题】请根据电路图，写出逻辑表达式。

G = （A+B）'^(C*D)

=A'B'^(CD)

=CD+A'B'D'

2、【简答题】 请根据下面的电路图，请补齐缺少的波形图中的A，B，D，F信号.

3.【简答题】  (5分)What methods do you know about DFT (Design For Test)? Please list the corresponding EDA tools.

cd C:/Users/14201/Desktop

set fp [open "input.log" r]
set test_list {}
set new {} 

while { [gets $fp line ] >=0 } {
    lappend  test_list $line     
}
close $fp 

#puts $test_list

set test_list [split $test_list]
puts $test_list

foreach item $test_list {
   set j [lsearch -exact $item $new] 
   puts $j
  if {[lsearch -exact $new $item ] < 0} {
      lappend new $item 
  }
}
puts [join $new \n]

Design-for-Testability（DFT）的基本知识点_love小酒窝的博客-CSDN博客_design for test

4.【简答题】有四个朋友住在个小城镇里。他们的名字是甲、乙、丙、丁，他们一个是警察，一个是木匠，一个是农民，一个是医生。一天，甲的儿子摔断了腿，甲带儿子去找医生。医生有个妹妹是丙的妻子。农民没有结过婚，他弄着许多母鸡，乙经常去农民家里买鸡蛋。警察每天都能见到丙，因为他们是邻居。

请问甲、乙、丙、丁这四个人中谁是农民，并简述理由。

丁，自己笔画一下

5.【简答题】简述你做过的项目，及自己负责的工作。

（1）画出功能图：

（2）写出主要实现步骤，涉及到哪些方面理论，用到什么仪器和工具。（10分）

6. 【简答题】 Use your familiar scripting language (Perl/Python/...) to delete duplicate lines in specified file, and not to disrupt the existing content order. (5分)

7.【简答题】如下图所示，该电路主要用于进行跨时钟阈处理，已给出一部分代码，请用Verilog 语言，对其进行描述。

module test(

input IN

input clk_A

input clk_B

input rst_A

input rst_B

output OUT):

endmodule (15分)

module test(
    input IN,
    input clk_A,
    input clk_B,
    input rst_A,
    input rst_B,
    output OUT
);

wire Q1,Q2,Q3,Q4;

always@(posedge clk_A or negedge rst_A)begin
    if(!rst_A)
        Q1 <= 'b0;
    else
        Q1 <= Q1^IN;
end

always@(posedge clk_B or negedge rst_B)begin
    if(!rst_B)
        Q2 <= 'b0;
    else
        Q2 <= Q1;
end

always@(posedge clk_B or negedge rst_B)begin
    if(!rst_B)
        Q3 <= 'b0;
    else
        Q3 <= Q2;
end

always@(posedge clk_B or negedge rst_B)begin
    if(!rst_B)
        Q4 <= 'b0;
    else
        Q4 <= Q3;
end

assign OUT = Q4^Q3;
endmodule 

8.【简答题】用C语言实现将字符串转化为整数，非数字的部分全部剔除（不可调用库函数atoi）.如% f12#567(82结果是1256782.

9.【简答题】假设Vbe (on)为0.7v, β=100恒定，Control_3.3v从0->3.3v过程中，Q1经历了哪些状态?

截止区

放大区

饱和区

10.【简答题】简述如下LDO的工作原理，并计算出Vo:

放大器虚短

V0= VREF*(R1+R2)/R2

同学1和同学2都拿到联发科的offer了~

同学1：

整理流程：两轮技术面+芯动之旅（送小礼物）+HR电话谈薪

面试细节：一面二面基本都是围绕着项目和基础知识来问的，我没有手撕代码，时间大概40分钟左右。基础知识围绕跨时钟域展开提问，异步fifo聊了特别久。比如异步fifo中指针打拍跨时钟的细节问题（指针跨时钟时，要是上一个没有被采集到，下一个采集到了，那么目的端的格雷码会变两个比特，这会不会有什么问题）。反问阶段，了解三个月的脱产培训，他们的项目之类的。总体体验很好，循循善诱的感觉。芯动之旅结束后，就等hr打电话谈薪，没有议价的阶段，hr打电话直接告诉你薪水结构。

同学2：

一面和二面比较常规，有画项目框图，基础知识，项目介绍，项目提问。基础知识里有介绍异步fifo。

02

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同学3和同学4

同学3

联发科一面

1、谈谈你对联发科的了解， 如果你来了联发科你期待公司做的，还有就是你对自己的要求

2、你在那个EEE学生会主要干什么

3、你参加的那个数学建模是干什么的，你负责啥子，其他人负责啥子

4、你到项目节点了，甲方对你做的东西不满意，你怎么处理

5、要是甲方给你老板打电话，让你老板用三个关键词评价一下你，是哪几个关键词

6、IC设计中的功耗分类以及降低他们的办法

7、数字IC设计流程

8、说一下VCS的编译选项

9、项目相关

同学4

联发科一面

1、自我介绍；

2、共享屏幕讲项目；问题主要是围绕着项目展开的。

3、问了我遇到的难点

4、问我怎么进行时序优化的：

5、问我对联发科的认识

6、问我的校园工作经历

7、还让我讲AHB