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参考资料:《镁光SDRAM数据手册》、《PC SDRAM specification》
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SDRAM芯片引脚与封装
SDRAM芯片框图
初代SDRAM是后面升级的各代DDR SDRAM的基础,基本架构和操作逻辑是相通的,先从SDRAM的学习入手,对后面各代DDR的演进、新技术才能有更直观的理解。我这边找到了intel出的PC SDRAM specification V1.7,1999年11月的,总共只有58页,阅读起来比较简单,另外再结合镁光256Mb SDRAM datasheet,整体讲述一下SDRAM的特性细节,不要一上来就整DDR4或者DDR5了,在没有基础的情况下,看这些会比较吃力,找不到重点,理解不了一些新增技术的原因。我们还是一步一步,扎实地从最基础的SDRAM开始。
这部分内容虽然很简单,但是还是有必要写出来,理解了SDRAM的引脚功能,后面再看其他DDR的引脚,才能知道有哪些引脚变化。SDRAM规范定义的封装为TSOP,有44pin、50pin、54pin几种,如下图:
以上是从V1.7规范中的截图,这份规范比较老了,新版本的规范我也没有找到,从镁光官网看到目前他们有的SDRAM容量从64Mb~512Mb,位宽有X8、X16、X32(64Mb和128Mb)的,如下图:
引脚定义如下图,这些引脚在后面的DDR中都继续保留了(DDR5的命令引脚有些变化):
A[n:0]为地址线,其中A13复用为BA0,A12复用为BA1,A10复用为AP;
CLK为同步时钟,DDR中改为差分信号;
RAS#为行地址选通信号;
CAS#为列地址选通信号;
CS#为芯片片选信号;
WE#为写使能信号;
DQM#为数据屏蔽信号;
DQ为数据信号;
VCC为芯片核心电源,3.3V;
VCCQ为IO和输出buffer电源,3.3V;
VSS、VSSQ为GND信号。
前面的文章比较详细讲过了DDR4的颗粒内部结构,链接:【DRAM存储器三】内存颗粒内部结构_ddr4芯片结构-CSDN博客,这里用x8 SDRAM颗粒的框图举例简单说明SDRAM颗粒的框图。这个结构是后面所有DDR的基础,包括控制指令译码逻辑、行地址、列地址、bank地址的锁存译码逻辑、输入/输出buffer、存储阵列等部件。下面将图中模块从左到右过一遍:
control logic:控制逻辑模块,包含命令解码和模式寄存器设置;
address register:地址寄存器,暂存外部输入的行地址、列地址、bank地址;
refresh counter:刷新计数器,在刷新状态下,不用外部给行地址来换行刷新,行地址由这个刷新计数器产生;
row address mux:行地址分配器,选择是外部给的行地址还是刷新计数器产生的行地址;
row address latch & decoder:行地址锁存和解码,用13根行地址线解码出8192根字线的高低电平状态。
bank control logic:控制bank选择;
column address counter & latch:列地址锁存器用来暂存外部输入的列地址,计数器用于在突发操作时自动生成下一个列地址,无需外部输入;
memory array:存储阵列,阵列结构前面文章详细讲过;
sense amplifier:感应放大器,前面文章详细讲过;
column decoder:列解码,生成1024个列选择信号,每选中一个列信号,相当于选中8bit数据;
IO gating:IO门控,决定哪一组8bit存储单元可以被访问;
DQM mask logic:DQM屏蔽逻辑,后面会将DQM的详细操作;
read data latch:从阵列输出的读数据暂存;
write driver:写驱动器;
data out register:读数据输出寄存器;
data in register:写数据输入寄存器。